最新芯片技术路线图揭示0.2纳米制程发展前景

近日，比利时顶尖的纳米技术研究机构Imec在其年度技术论坛（ITF）上，更新了半导体技术发展路线图。这份路线图清晰地揭示了一个现实：芯片制造商们未来的道路，将充满严峻的挑战。

作为当今几乎所有芯片基础的CMOS晶体管，其下一个演进形态将是互补型场效应晶体管（CFET）。根据Imec的预测，这项技术有望在2033年左右步入商业化应用阶段。

从路线图上看，顶行展示了从当前的“N2”（2纳米节点）一路演进到2041年左右“A2”（2埃节点，1埃=0.1纳米）的芯片技术节点。这里需要先打破一个常见的误解：所谓的“N2”或“2纳米”，并不代表芯片上任何物理结构的实际尺寸是2纳米。这更多是行业延续下来的营销术语。实际上，这些节点数字早在几年前就已不再精确对应晶体管的物理尺寸。当然，路线图中其他一些关键指标，则具有实实在在的物理意义，我们稍后会详细解读。这些节点名称本质上是代际里程碑，每一步都承诺在芯片密度、性能和能效上带来显著提升。每一代新节点的诞生，都会催生一波创新浪潮，其中或许就孕育着下一个“杀手级”产品——而这，正是芯片制造商们孜孜以求的核心目标。

Imec的最新路线图预示，从大约2033年的A7节点开始，晶体管的基础结构将发生根本性变化。为了更好理解这张图，这里有几个关键术语的指南：

A7：业内称之为“7埃”工艺节点。请注意，这同样是一个代际名称，并不意味着晶体管中必然存在实际长度为7埃的结构。

CPP：接触多晶硅间距，指两个晶体管栅极之间的中心距离，单位是纳米，是决定标准逻辑单元宽度的主要因素。

Cell：单元高度，指逻辑单元的最小垂直尺寸，单位是纳米。

4.5T：指在最小的逻辑单元内可以容纳的并行互连（走线）数量。

0.55NA EUV：采用更高数值孔径（0.55）的极紫外光刻技术，能够印制比如今0.33NA设备更精细的图形。

MP：EUV光刻技术能够实现的最小线间距，即两条线之间的中心距。

理解这些参数，是看懂路线图的第一步。逻辑设计依赖于标准逻辑单元（可以理解为芯片上每个逻辑门的基本构建块），而接触多晶硅间距（CPP）是决定标准单元宽度的关键。它本质上是晶体管栅极之间的最小中心距。从N2工艺的48纳米，到A3工艺的39纳米，CPP的缩小直接决定了晶体管能靠得多近。

单元高度则决定了标准逻辑单元的垂直尺寸。这一数值将从N2的大约132纳米，大幅缩减至A3的约50纳米，几乎缩小了三分之二。

将CPP与单元高度结合起来，就能计算出标准单元的面积，进而推算出芯片的晶体管密度。

金属间距，即相邻金属互连线之间的最小中心距，从N2的22纳米缩小到A3的12-16纳米。这是另一个实实在在的物理密度指标，也基本指明了每个节点需要何种水平的光刻技术来实现。

展望更远的未来，Imec预计还会出现另一次晶体管技术转型，其目标将更侧重于降低功耗，而非单纯集成更多器件。到2041年左右，芯片制造商可能会用二维半导体材料取代晶体管中关键的硅沟道区域。像二硫化钼这类材料，即使只有单原子层厚度，也能表现出优异的半导体特性。

在日新月异的半导体行业，做出长达15年的预测似乎有些大胆。但Imec首席技术官Paul Heremans指出，这正是Imec这类研究机构的价值所在。他们的研究项目旨在“降低技术方案的风险”，即通过探索不同路径的成本与收益，帮助芯片制造商缩小选择范围。“我们必须在这些技术真正应用于产品之前就做好充分准备，”Heremans补充道，“因为即便完成了风险评估，要将技术投入量产，仍然需要巨量的工程和开发工作。”

本着降低风险的原则，Imec目前将大量精力聚焦在2033年即将登场的重头戏——CFET技术上。

CFET 的选择太多了

在深入探讨CFET之前，不妨先回顾一下晶体管的基本原理。

芯片内含数十亿个晶体管，每个晶体管都有一个起开关作用的“栅极”。这些晶体管通过互连线（如同道路）连接起来。晶体管的关键部件包括栅极（控制电流通断）、源极（电流流入端）和漏极（电流流出端）。栅极的开关动作，实现了对数字数据的访问、发送、接收和处理。

一个高效的晶体管开关需要做好三件事：开启时允许大量电流通过（驱动电流强），关闭时几乎杜绝电流泄漏（漏电小），以及在开与关状态间能快速切换（性能高）。正是对这些参数的极致追求，推动了晶体管架构数十年的创新。

FinFET（2010年代至2020年代初的主力）：从14纳米节点开始，行业实现了从平面晶体管到三维FinFET的飞跃。栅极从只覆盖沟道顶部，变为包裹硅鳍的三个侧面，显著提升了对电流的控制能力，降低了漏电和所需栅压。然而，硅鳍的高度和并排数量存在物理极限，电磁干扰问题也随之而来。如今，我们已触及这堵墙的天花板。

纳米片/环栅场效应晶体管（GAAFET）：用水平堆叠的纳米片替代垂直的硅鳍，于是，栅极得以环绕沟道所有四个面，进一步降低了漏电并提高了驱动电流。制造商还能灵活调整纳米片宽度，宽片追求高性能，窄片优化低功耗。这是目前量产中最先进的晶体管架构，Imec预计它将主导未来几代技术，并最终过渡到CFET。

CFET 的雄心在于，在单个晶体管的空间内实现两个晶体管的功能。几十年来，驱动计算机运行的CMOS逻辑一直依赖于两种晶体管：P型（PMOS）和N型（NMOS）。它们特性互补，相同的输入信号会使一个导通、另一个关闭，从而实现高效运行。目前，它们通常并排排列。而CFET的支持者认为，通过将这两种晶体管垂直堆叠起来，可以将某些电路的面积缩减近一半。

实现CFET的路径有多种：可以在同一晶圆上一次性制造两个晶体管，也可以分别在两个晶圆上制造后再进行融合。一种主流方法是，先在硅晶圆上交替沉积硅和硅锗层，经过刻蚀形成结构后，用特殊蚀刻剂选择性地去除硅锗层，留下悬浮的纳米级硅带堆叠。最上层的硅带可构成PMOS晶体管，最下层的则构成NMOS晶体管，反之亦然。

全球芯片制造巨头——英特尔、三星和台积电——目前正全力推进CFET芯片的量产，并都已制造出原型。例如，台积电的工程师在去年12月的IEEE电子器件会议上宣布，利用CFET器件制造出了超紧凑存储单元和关键测试电路。三星也计划在今年6月的IEEE超大规模集成电路研讨会上，详细介绍其迄今尺寸最小、由最多层（六层）纳米片构成的CFET。

然而，Heremans指出，如何以最佳方式制造CFET远未定论。“很明显，目前仍有许多方案尚待探索。”例如，Imec一直在开发新方法，以更好地在电气上隔离上下堆叠的晶体管，使它们能独立工作。其中一种复杂工艺涉及在两片不同的晶圆上分别制造构成顶部和底部晶体管的材料层，然后以特定方式将它们键合，并在中间加入绝缘层以实现电气隔离。

从路线图上看，CFET大致有三种演进类型：单片CFET（同晶圆逐层堆叠）、顺序/键合CFET（不同晶圆分别制造后键合），以及最终的薄沟道二维材料CFET（用原子级薄层取代硅沟道）。

尽管挑战巨大，但这种分离制造的思路也有其优势。它有助于解决PMOS和NMOS器件因硅晶圆晶向不同而导致的电荷迁移率不匹配问题。目前的芯片使用利于NMOS导电的晶向切割硅片。但如果PMOS层在单独的晶圆上制造，就可以对该晶圆采用更利于PMOS导电的晶向进行切割。英特尔正在测试这一方案，并将在6月的同一研讨会上公布结果。

Imec预计，CFET的发展轨迹将与此前FinFET（约15年前）和当前纳米片晶体管的商业化历程类似：先是初期产品问世，随后致力于提升密度和性能，最后在高密度版本中进一步优化性能或能效。

在此之后，Imec预测大约在2041年左右，业界将用新型二维半导体材料取代CFET中的硅。与CFET主要追求密度提升不同，二维半导体的核心优势在于降低功耗。

“推进路线图的总体目标，当然是提出能够提升‘每瓦特性能’的技术，”Heremans强调。在先进芯片中，电压的微小降低就能带来显著的功耗节省。

这正是二维半导体的用武之地。Heremans指出，二维半导体厚度可小于1纳米，而未来的硅纳米片厚度约为3纳米。栅极控制如此薄的结构所需的电压更低。此外，如果业界能选用电荷迁移率更高的二维材料，二维CFET的效率还有望进一步提升。

互连、封装和光刻等等

即便CFET如期面世，它也将融入一个早已具备三维思维的产业环境。英特尔已经将供电网络移至晶体管层下方（背面供电）。考虑到CFET复杂的连接需求，部分数据信号线也可能需要移至背面。

同样重要的是，到2033年，芯片公司积累十余年的芯片堆叠（3D集成）经验，将能增加处理器中的硅总量。例如，在AMD的MI300 GPU中，采用最先进工艺制造的“计算芯片”被堆叠在另一颗负责处理内存和通信功能的、采用较旧工艺的芯片之上。

AMD芯片中的垂直互连间距已可小至9微米，且仍在迅速缩小。“目前我们正在研发的最先进晶圆键合技术，可以实现约200纳米的间距，”Heremans表示，“这意味着在一平方毫米的面积内，可以实现多达2500万个垂直互连。”

如此高的互连密度，使得设计人员可以开始在三维空间构建逻辑电路，Imec将这一未来范式称为“CMOS 2.0”。在这一构想中，不仅可以将不同工艺制造的芯片堆叠，甚至可以将多层晶体管融合成单颗芯片，每一层都针对特定功能（如存储密度或驱动电流）进行优化。“这将极大地提升这种融合芯片的性能，”Heremans说道。

CMOS 2.0的核心在于，未来的片上系统不再是单一芯片，而是垂直堆叠的多个功能层，每层都采用最适合自身特性的工艺。高密度逻辑使用最先进（也最昂贵）的节点，缓存使用针对密度和成本优化的节点，而I/O和电源管理则使用另一套节点。关键在于，并非所有部分都需要最尖端的工艺。路线图通过诸如“5.5T over 5.5T”的单元高度标注以及中间的键合间距来体现这种分层思想。

在路线图中，还有一个容易被低估但至关重要的部分——供电网络的革新。

目前芯片采用“正面供电”方式，电源线需要穿越多达15层甚至更多的金属互连层，才能到达底部的晶体管。这不仅占用了宝贵的布线资源，电力在长途跋涉中也会产生损耗。

“背面供电”技术碘伏了这一传统，改从芯片底部直接供电，通过硅通孔更高效地接触晶体管。这释放了正面的空间用于提升晶体管密度，同时改善了功耗和性能。此外，它也简化了芯片堆叠时的键合工艺。路线图展示了两个阶段：先是用于全局互连的背面供电（预计2025/2026年），然后从A14节点开始，背面信号布线将与供电网络合并，几乎完全释放正面空间用于最高密度的互连。英特尔和台积电在此各有方案，但无论哪种路径，都需要整个半导体制造生态的紧密协作。

路线图底部一行，则揭示了系统级封装的演进方向。其中的硅中介层，正从一个被动连接层，转变为功能丰富的有源层。

如今的AI翻跟斗通常搭载在被动式硅中介层上，其主要作用是在计算芯片和内存堆栈间传输信号。路线图显示，这一技术将持续演进。从A14节点开始，中介层将集成IGZO晶体管（一种高性能薄膜晶体管）、背面供电以及BSMiM电容（提供更高电压稳定性）。到A10节点，高速的光子接口将被引入中介层。到A5节点，L2缓存、嵌入式DRAM和电压调节器也将移至中介层。到A2节点，集成电压调节器将完成闭环。这将是一个巨大的飞跃。

下面的数字揭示了密度提升的意义。中介层上的内存密度将从N2的约40 Mb/平方毫米，跃升至A2的300 Mb/平方毫米。这意味着在相同面积内，紧邻计算芯片的缓存容量提升了7.5倍。举例来说，在1平方厘米的中介层上，可以容纳约37 MB的缓存。

带宽的提升更为惊人。路线图显示，中介层上L2缓存的带宽将从A14的0.01 TB/s/mm²，飙升至A2的2 TB/s/mm²，增幅高达200倍。这一点至关重要，因为现代AI翻跟斗的瓶颈往往不在计算能力，而在于数据供给。GPU每秒可执行数万亿次运算，但前提是数据能及时到位。将高带宽缓存从独立的内存堆栈移至距逻辑芯片仅几毫米的中介层上，可以将延迟和每比特能耗降低一个数量级。这正是逐层击破内存瓶颈的过程。

如图所示，Imec的路线图也涵盖了光刻技术的演进。超高数值孔径EUV光刻机首次出现在ASML路线图上是2024年，数值孔径从0.55提升至未来的0.75，将能印制出更精细的图形。

写在最后

这份全新的逻辑技术路线图之所以意义重大，在于它清晰地勾勒出持续推动技术进步所必需的多维要素。这绝非单点突破，而是一项需要整个行业协同努力的系统工程，同时涉及晶体管架构、先进光刻、供电网络、3D集成、新材料、存储单元和先进封装。

到2035年，芯片将成为真正的堆叠式结构。而连接各芯片的硅中介层，将承载起实际功能，集成光子学、高速缓存和电压调节等模块。随着芯片行业从纳米尺度迈入埃尺度，工程师和科学家们的想象力仍在不断延伸。但仅有愿景是不够的。值得庆幸的是，这个行业惊人的创造力与对创新的不懈追求，已经铺就了一条充满具体工程概念的研发之路，足以指引未来二十年的方向。