台积电加速CoPoS封装开发取代CoWoS玻璃基板成本降30%

近年来，台积电在先进制程领域突飞猛进，但许多人或许忽略了他们在封装技术上的投入同样毫不松懈——尤其是为了满足AI与高性能计算芯片日益增长的需求，封装能力正逐渐成为新一轮竞争的关键。目前，台积电正积极推进新一代CoPoS封装技术，全称为Chip-on-Panel-on-Substrate。简而言之，该技术将传统的中介层从圆形晶圆“拉伸”为矩形基板，本质上是实现面板化。这一改进的优势显而易见：边缘浪费的面积大幅缩减，能够容纳更多小芯片。

据业内消息，台积电正在加快CoPoS封装技术的开发进程，并同步推进生态系统的建设。若想在CoWoS现有物理极限上实现进一步突破，玻璃基板的良品率能否有效提升，将成为关键变量。台积电寄望于将玻璃基板与CoPoS相结合，以此在先进封装领域继续稳固其领先地位。

在具体尺寸方面，标准CoWoS晶圆直径约为300mm，而CoPoS的基板最大可达到750×620 mm，此外还有515×510 mm和310×310 mm两种规格可选。这意味着哪些变化？第一，能够封装更大尺寸的计算芯片；第二，基板由圆形改为矩形后，晶圆利用率从不足70%直接提升至90%以上，单位面积成本可降低20%至30%。这样算下来，效益相当可观。

目前，台积电已建好CoPoS的试产线。按规划，2027年启动试产，2028年下半年进入量产阶段，届时封装尺寸将超过9.5个光罩尺寸。至于玻璃基板的正式应用，还需再等待一段时间——预计在2030年前后才能真正落地。

有消息指出，AMD将成为台积电FOWLP（扇出晶圆级封装）技术与1.4nm工艺的主要客户，这些技术将用于Zen 7产品线。由此可见，先进封装与先进制程的深度绑定，正成为下一代芯片竞争的主旋律。