纳米只是项目名称，芯片工艺已到瓶颈

当台积电与英特尔仍在为率先突破3纳米、2纳米制程而激烈竞争时，业内早已心照不宣地揭开了这层“遮羞布”——芯片制造工艺的命名游戏，自28纳米节点以下便已悄然开启。如今备受追捧的3纳米工艺，说到底，不过是行业内部的一个“项目代号”罢了。

在350纳米及更早的时代，芯片制造工艺的命名可谓实至名归——金属半节距与栅极间距均与工艺名称完全吻合。以350纳米工艺为例，其金属半节距精确为350纳米，栅极间距同样是350纳米，毫无虚标。

然而自350纳米以后，命名方式便开始“耍花招”。虽然金属半节距仍与工艺标注数字保持一致，但栅极间距却暗中加速缩短。到了32纳米节点，金属半节距确实是32纳米，而栅极间距已压缩至13纳米——这实际上已触及当时芯片工艺的物理极限。

28纳米工艺引入HKMG技术，通过全新的器件结构、材料填充及设计优化提升了性能。有趣的是，这一节点的金属标准半节距与栅极间距反而较32纳米有所增大：金属半节距为45纳米，栅极间距为26纳米。从这一节点开始，芯片工艺的命名彻底演变为一个“项目名称”。

英特尔则从22纳米节点另辟蹊径。28纳米及之前均为平面工艺，英特尔率先采用FinFET技术，将芯片工艺推向3D立体结构。此后英特尔长期保持领先，直至台积电的10纳米工艺问世——一个典型例子是，英特尔的14纳米++工艺在性能上依然力压台积电的10纳米工艺。

台积电直到16纳米节点才引入FinFET立体技术。不过自16纳米之后，台积电在工艺命名上更为激进——10纳米工艺本质上只是16纳米FinFET的改良版本，属于过渡阶段的产物。

值得关注的是，FinFET技术此后历经持续改良。台积电真正将FinFET发挥到极致，是在7纳米工艺上。从7纳米到如今的3纳米，本质上都是对FinFET技术的不断优化。而栅极间距与金属半节距的缩短速度已显著放缓——3纳米的栅极间距为23纳米，金属半节距为45纳米。仔细对比不难发现，从28纳米到3纳米，金属半节距几乎没有缩减，栅极间距也仅从26纳米微缩至23纳米。

真正推动芯片制造实现跃升的关键，是7纳米工艺引入的ASML先进EUV光刻机。先进光刻机大幅减少了曝光次数——使用EUV仅需一次曝光，良率显著提升，晶体管密度也随之加速增长。

3纳米之后，行业整体转向GAA技术。接下来各家企业开始在GAA架构上不断改良，寻求进一步提升晶体管密度。但到了这一步，单纯依靠工艺设计已然不足，还必须搭配新一代的2纳米光刻机——这一演进路径与当年7纳米工艺的发展如出一辙。

台积电当年采用DUV光刻机制造的7纳米工艺，性能比其后自用EUV光刻机的7纳米工艺落后整整30%。如今，台积电继续使用第一代EUV光刻机量产2纳米工艺并搭载GAA技术，为提升性能不得不采用多重曝光，结果性能提升幅度有限。而英特尔直接采用第二代EUV光刻机投产18A工艺——业界普遍预期，英特尔的18A性能将显著优于台积电的2纳米工艺。

纵观整个芯片工艺命名史，其实折射出一个无奈的现实：硅基芯片早已触及物理天花板，栅极间距与金属半节距无法稳步缩短，只能依靠立体堆叠与增加晶体管密度来强行推动性能提升。人力终究有局限，但市场需要营销，于是各家企业不断赋予工艺新名称，以证明“技术仍在进步”。说到底，这场精心设计的数字游戏，从未真正停止。