Marvell发布2nm 64Gbps双向芯粒D2D接口，带宽密度达UCIe三倍，功耗降低75%
8月27日消息，美满电子（Marvell）近日发布了业界首个基于2nm制程的64Gbps双向芯粒互连（D2D）接口IP。该技术旨在帮助芯片设计人员提升新一代XPU的带宽与性能，同时显著降低功耗和芯片面积。
据介绍，这一接口通过单线即可实现32Gbps的双向同步通信，并同步推出了2nm与3nm两种工艺版本，为不同需求的客户提供灵活选择。
技术特性
带宽密度：超过30 Tbps/mm，达到UCIe标准同速方案的三倍以上。
面积优化：在最小深度配置下，计算芯粒所需面积可降至传统方案的15%。
功耗优化：采用自适应功耗管理技术，可根据数据中心流量自动调节设备运行状态。常规负载下接口功耗可降低75%，高峰流量期间亦可降低42%。
可靠性增强：支持冗余通道与自动修复机制，有效降低比特错误率，提升产品良率。
除了D2D物理层技术，Marvell还提供包括应用桥、链路层与物理互连在内的完整解决方案栈，助力客户加速新一代XPU产品的上市进程。
资料显示，Marvell早在2024年3月就首次公布了2nm平台；2025年3月展示了可运行的2nm芯片样品，随后又推出了2nm定制SRAM技术。此次发布的2nm与3nm节点64Gbps D2D接口，延续了该公司在先进制程上的技术积累与发展路径。
根据Marvell的定制化战略，公司致力于通过系统与半导体设计、先进制造工艺，以及涵盖SerDes、2D/3D芯粒互连、硅光子、定制HBM、SoC互连架构、光学I/O与PCIe Gen7接口在内的全平台半导体解决方案，为客户提供端到端的技术支持。
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