英特尔14A工艺良率试产前取得关键突破

近日，摩根士坦利发布的一份最新研究报告，揭示了英特尔14A制程工艺的关键进展与核心数据。

首先关注一组关键数字：英特尔下一代14A工艺节点的缺陷密度（D0）目前约为0.5。对于半导体这种长链条、极复杂的制造流程而言，单位面积晶圆上纯功能性报废芯片的比例能达到这一水平，对于一个尚处于爬坡初期的新工艺来说，已经相当可观。这意味着什么？对于英特尔而言，14A正处在产能爬坡的早期阶段。好消息是，这组数据也印证了此前的一种说法——14A在同一开发进度上已经领先于18A。按照规划，英特尔的目标是在2027年第一季度将这一节点的缺陷密度进一步压降至0.1至0.2之间。届时，将开始内部测试芯片流片，并面向自家产品进行小规模量产爬坡。随后，2028年进入风险试产，2029年才启动大规模量产——这是一个非常清晰的节奏。

下面看一个具体的估算案例。英特尔最新的“Panther Lake”SoC采用多小芯片封装方案，其中负责运算核心的计算芯片（compute tile）使用的是18A工艺，裸片尺寸约为8.004×14.288毫米，面积约114.304平方毫米。本文以此作为参考，进行了一笔推算：假设裸片面积不变，且晶体管密度提升并迁移到14A工艺上，在当前的D0=0.5条件下，这颗芯片的理论良率能够达到约56.45%。

当然，需要强调的是，18A目前已经进入高产能量产阶段，实际良率必然优于尚在爬坡期的14A。但从统计估算来看，14A以现阶段的工艺成熟度就能触及这一数字，确实算得上是一个积极信号。需要说明的是，该数字是基于High-NA EUV设备在半场曝光模式下的生产条件估算得出的。而且摩根士坦利在报告中也提及，目前用于验证的测试芯片良率大约在40%左右——考虑到测试芯片的裸片尺寸很可能比“Panther Lake”的计算芯片更大，这个数据与上述模型预估并不矛盾。

再从中长期目标来看。如果英特尔真的能将14A的D0缺陷密度压缩到0.1至0.2，那么对于面积在100平方毫米左右的芯片设计，理论良率有望提升至80%到90%。当然，最终能达到哪个具体数字，还取决于实际电路结构与版图实现方式。需补充说明的是，这一预测基于经典的Poisson良率模型，业界其实还有多种不同的推算方法。另外，还必须区分“缺陷良率”与“参数良率”这两个概念——前者关注芯片能否点亮、能否正常工作；后者则考察芯片是否能在功耗、频率等各项指标上完全满足产品规格。参数良率往往属于高度敏感的内部数据，外界很难获取14A在这方面的详细信息。

在设计支持与客户生态方面，英特尔14A目前对应的是0.5版本的工艺设计套件（PDK）。按照计划，待0.9版本PDK释出时，晶圆代工客户才会在这个平台上最终敲定量产规模、具体产品设计以及其他关键参数。英特尔董事会成员、业界资深投资人谭仲良（Lip-Bu Tan）此前将0.9版PDK称为这一节点的“圣杯”，并预计该版本将在今年10月对外公开。

在产线装备与工艺能力方面，英特尔与ASML的合作已经完成了14A节点对应的High-NA EUV光刻机在英特尔代工业务产线的验收测试，旨在提升整体晶圆出片能力。目前部署的TWINSCAN EXE:5200B，是ASML的第二代High-NA EUV扫描设备，继承自此前用于14A试跑的TWINSCAN EXE:5000平台并做了升级。借助这些新一代设备，英特尔曾在单个季度内完成超过3万片晶圆的加工实验。最关键的是，通过减少特定工艺层所需的光刻步骤，部分层级的制程从原先的约40步缩减至不足10步。这样一来，工艺循环时间显著缩短，整个制造流程也得到极大简化。

从另一个侧面看，在全球晶圆制造竞争格局日趋白热化的背景下，英特尔14A工艺良率此次阶段性突破，不仅为自家未来产品路线奠定基础，也为它的代工业务在High-NA EUV时代争取潜在大客户订单提供了重要筹码。报告中引用的良率估算模型来自SemiAnalysis提供的晶圆与裸片良率计算工具，这也进一步佐证了当前对14A产能与良率前景的分析判断。