IBM发布全球首个亚1纳米芯片技术突破

最近，IBM 公布了一项重磅突破：全球首款亚1纳米芯片技术正式问世，其晶体管架构直接缩小至0.7纳米——也就是7埃节点。值得关注的是，整个半导体行业长期以来一直受困于芯片微缩的物理极限，而这一创新无疑带来了关键支撑。半导体技术的应用范围非常广泛，从计算、通信到交通和关键基础设施，几乎无处不在。

这款亚1纳米芯片的性能有多惊人？在仅指甲盖大小的面积上，集成了接近1000亿个晶体管，其密度是IBM两年前发布的2纳米芯片的两倍。它是如何实现的？核心在于一项首创的三维“纳米堆叠”架构，加上在材料和结构设计上的多重创新。这清晰地表明：即使芯片特征尺寸逼近原子级别，其性能和效率依然能够持续提升。

根据已公开的技术数据，与IBM自家2纳米节点芯片相比，新款芯片在性能上最高可提升50%，能效则有望提升高达70%。这对生成式AI、云基础设施以及下一代电子设备等高度依赖算力的应用来说，意味着拥有了更为强劲的“核心引擎”。

IBM研究院院长Jay Gambetta对此评价道：“这不仅是技术蓝图的更新，更是计算领域的一座里程碑——技术从纳米时代正式跨入原子尺度。借助全新的纳米堆叠架构，我们不再只是单纯缩小晶体管尺寸，而是彻底重新设计了芯片结构，让性能和能效均实现巨大飞跃。这项业界首创的成果延续了IBM引领下一代技术的传统，为下一个计算时代奠定了坚实基础。”

纳米堆叠：芯片设计行业的重大突破

那么，纳米堆叠究竟是什么？简单来说，IBM的工程师们创造了一种全新的晶体管架构，命名为“纳米堆叠”。这并非小修小补，而是业界首个已知的三维纳米片晶体管设计，比此前IBM发明的纳米片架构又迈上一个新台阶。具体方法是：将晶体管垂直堆叠，交错排列，利用三维顺序集成技术在芯片内集成更多晶体管。更独特的是，每一层堆叠都可以采用不同的材料，从而实现对每个晶体管的性能和能效进行独立优化。

这一架构绝非纸上谈兵。IBM已经通过实验验证了其可行性：CMOS集成中的超薄介质键合、双通道工程能力，以及功能性CMOS反相器的开关性能，均达到了预期目标。这表明，纳米堆叠技术在物理层面是可行的，完全能够应用于实际计算场景。

不仅如此，IBM研究人员在VLSI 2026大会上发表的最新研究成果显示，纳米堆叠架构还能使SRAM面积缩小40%。这对芯片设计者来说是一个利好消息：可以打造出更高效率的芯片，同时还能满足先进AI工作负载对高带宽数据的旺盛需求。

凭借这种突破性结构，逻辑技术首次突破了1纳米节点的天花板，进入了埃米级微缩时代——尺寸已接近于单个原子。当然，如今的晶体管节点更多是制造工艺的代名词，并不代表精确的物理尺寸。但IBM的0.7纳米（7埃）技术，至少证明了微缩之路依然可以继续前行。根据IBM的路线图，纳米堆叠架构至少能为未来十年的微缩工艺提供有力支撑。

延续IBM在半导体创新领域数十年的领导者地位

此次突破也再次印证了IBM在半导体研发领域的深厚底蕴。几十年来，从20世纪60年代的早期半导体，到全球首款2纳米节点芯片，IBM始终引领行业发展方向。在硅基芯片、AI硬件、逻辑芯片、量子处理器等前沿领域的持续创新，不断为未来计算能力加码。

该项研究在纽约州奥尔巴尼的一个半导体研究机构完成，该机构即将配备高数值孔径极紫外光（High NA EUV）光刻工具——这对未来逻辑微缩至关重要。这套由ASML开发的设备可实现超精密电路打印，为更小、更强的芯片铺平道路。IBM与Lam Research、Tokyo Electron、SCREEN Semiconductor Solutions等合作伙伴一直联手开发新的High NA EUV工艺和工具，并已成功制造出可用的设备。

IBM近期还宣布计划成立Anderon——全球首家专注于量子晶圆制造的代工厂。

根据IBM的预测，纳米堆叠技术最快在5年内就能应用到亚1纳米节点，并实现量产。

[1] S. Reboh 等，“面向 CMOS 7A节点及更远代的 NanoStack 晶体管架构”，VLSI 2025

[2] Chen Zhang 等，“交错通道纳米堆叠 SRAM 位单元的面积与性能”，VLSI 2026

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