嵌入式FPGA与ARM总线连接整体处理解决方案

嵌入式现场可编程门阵列（eFPGA）正在成为芯片设计领域的关键技术，它允许设计人员在芯片生命周期内灵活地重新配置硬件加速或I/O处理任务。特别是当与ARM架构结合时，eFPGA可以通过APB、AHB和AXI等标准总线轻松集成，从而在保持性能的同时获得可编程性。本文将以Flex Logix的EFLX eFPGA IP为例，详细讲解如何将eFPGA连接到ARM处理器总线，涵盖从最简单的APB从机到复杂的AXI主机的多种配置，并提供实用的小提示和常见问题解答。

1. eFPGA与ARM总线连接概述

随着网络、深度学习、人工智能（AI）以及航空航天和国防等领域对硬件加速的需求不断增长，片上系统（SoC）和微控制器（MCU）设计正朝着集成数字信号处理（DSP）和FPGA IP块的方向发展。在这些设计中，主CPU内核负责通用任务，而专用IP块处理特定工作负载。eFPGA作为一种可重新配置的IP块，可以在芯片的整个生命周期内被重新编程，以适应不同的加速任务或管理多种I/O协议（图1）。

图1. Flex Logix的EFLX eFPGA IP可以在MCU和SoC设计中实现为可重新配置的硬件加速块或可重新编程的I/O块。

对于使用ARM架构的设计人员，eFPGA可以连接到APB、AHB或AXI处理器总线，从而利用标准接口的成熟生态。但需要注意的是，由于存在多种组合（主/从 × AXI/AHB/APB × 外部接口逻辑或使用eFPGA内部逻辑实现），设计人员应仔细权衡。

小提示：在选择总线接口时，建议先评估eFPGA需要处理的数据带宽和控制复杂度。APB适合低带宽、简单的控制寄存器操作，AXI则适合高带宽的翻跟斗数据传输。

2. eFPGA I/O资源

为了具体说明如何将eFPGA设计到基于ARM的MCU或SoC中，我们以 Flex Logix EFLX-2.5K 嵌入式FPGA IP内核为例。该eFPGA是一个1×1阵列，包含2,520个六输入查找表（LUT），具有632个输入和632个输出。在16nm工艺下工作频率约为1 GHz，在28nm工艺下优于500 MHz。即使是最小的eFPGA，其I/O资源和速度也足以连接到最宽、最快的ARM总线。

注意：更大的阵列（最大7×7）也是可能的，每个增加的阵列大小的I/O数量计算为N×M阵列中的N*632输入和N*632输出。LUT数量类似计算为N*M*2520。

3. eFPGA作为APB从机

当eFPGA配置为APB从机时，通常用于实现可重新配置的I/O功能，例如多种串行接口（UART、I2C、SPI）。在这种配置中，多个模块连接到APB总线，总线一次只在一个模块上运行（图2）。每个块都有内存映射的地址空间（例如128个寄存器的8位地址），而总线上的数据可以是8、16或32位。

• 8位地址空间 + 32位数据 → 需要45个输入和33个输出
• 16位地址空间 + 16位数据 → 需要16个输入和16个输出

图2. 配置为APB从机的eFPGA通常实现为包含多个存储器映射块的可配置I/O功能。APB总线在每一个上同步运行。

APB从接口快速且简单，可以在eFPGA外部实现，也可以在eFPGA内部逻辑中实现。例如，在这个配置中，EFLX eFPGA只需要少于10个LUT。图3展示了APB从接口的Verilog代码和状态图，非常简短。

图3. 当eFPGA配置为APB从接口时，Verilog代码和状态图很简单。

常见问题：

• Q：APB从机接口需要多少LUT？ A：以EFLX为例，APB从接口实现只需少于10个LUT，非常轻量。
• Q：APB从机能同时处理多个外设吗？ A：APB总线一次只允许一个从设备被选中，因此多个外设通过地址译码分时访问。

4. eFPGA作为AXI主机

AXI总线由三个版本组成：AXI4、AXI4 Stream和AXI4 Lite。当eFPGA作为AXI主机时，它可以直接控制总线，从而减轻CPU的数据搬运任务。图4展示了在eFPGA外部实现AXI主包装器的设计方案。

图4. 配置为AXI主设备的EFLX可重配置翻跟斗可以减轻CPU的总线管理任务负担。

• AXI主包装器的功能：处理所有总线协议、管理数据流控制，并在配置期间将EFLX FPGA与AXI总线隔离。
• EFLX作为总线主控，CPU不需要直接参与内存数据传输，可以并行执行其他任务。

EFLX eFPGA能够支持从窄到非常宽（128字节）的AXI数据宽度，具体取决于翻跟斗功能所需的带宽。EFLX阵列中的控制寄存器和APB从属逻辑在EFLX阵列内部实现，并通过APB总线进行控制（图2的示例可以实现控制寄存器接口）。

图5. 为了简化AXI总线中的主从连接，建议对eFPGA进行翻转。

图5展示了AXI总线架构的高级图，说明了主从连接。在将eFPGA实现为AXI主机时，应始终翻转eFPGA以简化关闭、定时、输入和输出。数据总线宽度可以是1、2或4字节等，最多128字节。

即使对于复杂的总线主控，Verilog代码也相对简单（图6）。

图6. 使用eFPGA作为AXI总线主控器时，Verilog代码仍然相对简单。

小提示： 在实现AXI主机时，建议将控制寄存器通过APB从接口配置，这样CPU可以通过低速总线设置翻跟斗参数，而翻跟斗本身通过AXI高速传输数据。

常见问题：

• Q：AXI主机模式下，eFPGA能否支持128字节数据宽度？ A：可以。EFLX eFPGA支持从窄到128字节宽度的AXI数据，只需根据带宽需求选择合适的宽度。
• Q：为什么建议翻转eFPGA？ A：翻转（flip）有助于简化时序收敛，并使I/O引脚布局更合理，特别是在高数据宽度时。

5. eFPGA单独的从接口（配置端口）

除了作为翻跟斗或I/O处理器的阵列操作所需的总线连接之外，EFLX等eFPGA还提供了一个单独的从接口，用于加载配置位以根据需要进行重新配置。外部AXI从包装器也可用于与配置端口连接。

典型使用流程：

• 配置位通常存储在与ARM处理器代码相同的闪存中。
• 处理器启动后，使用直接存储器访问（DMA）通过配置从接口将配置位加载到eFPGA。

这个独立的配置接口让eFPGA可以在运行时动态改变功能，而无需中断主总线通信。

常见问题：

• Q：配置从接口是否必须与主总线接口分开？ A：是的，eFPGA通常提供专用配置端口，与主数据总线独立，以便在不影响正常运行的情况下更新比特流。
• Q：配置位存储在何处？ A：通常与ARM启动代码一起存储在外部闪存中，CPU通过DMA加载到eFPGA。

6. 总结

随着现代处理解决方案对灵活性和性能的需求日益增长，eFPGA技术已经成为一种成熟且易于使用的资源。无论是作为简单的APB从机实现可配置I/O，还是作为复杂的AXI主机承担高速数据加速任务，eFPGA都可以用少量高速逻辑轻松连接到ARM总线。经过多年的技术挑战和市场验证，基于eFPGA的可重构翻跟斗和I/O处理器已成为任何基于ARM的SoC或ASIC架构师都可以信赖的设计选择。

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