SerDes技术在现代电子中的重要性日益凸显
如今，PCI Express、HDMI 和 USB 这些接口标准几乎无处不在。但回望20年前，完全是另一番景象。 串行链路（以及支撑它们的串行解串器 SerDes）在过去20年间经历了爆炸式增长。这篇文章希望探讨背后的原理——为什么串行链路能够取代并行接口成为主流？那些让它变得无处不在的底层技术是什
如今，PCI Express、HDMI 和 USB 这些接口标准几乎无处不在。但回望20年前，完全是另一番景象。
串行链路（以及支撑它们的串行解串器 SerDes）在过去20年间经历了爆炸式增长。这篇文章希望探讨背后的原理——为什么串行链路能够取代并行接口成为主流？那些让它变得无处不在的底层技术是什么？又为何20年过去了，它的发展势头依然不减？
本文会结合我们研究过的具体 SerDes 设计案例，协助阐释设计社区与技术领域在过去二十年间取得的进步（图1）。
图1：SerDes 在过去20年的演变过程
起源与发展历程
SerDes 的根源在于光纤与同轴链路通信。理由非常直接：将字节串行发送而非并行发送，能够大幅减少电缆数量！对于一根或几根线缆，最大化吞吐量成为首要目标，而面积和功耗在当时则是次要考虑因素。
上世纪80年代中期，串行链路的数据速率主要由电信标准（SONET）驱动。当时 OC-1（51.84 Mb/s）和 OC-3（155.52 Mb/s）的要求按照今天的标准来看并不算高。OC-24 需要超过 1 Gb/s（1244.16 Mb/s）的线路速率，这一目标在1990年左右由双极工艺和砷化镓（GaAs）工艺中的前沿电路得以实现。
到了90年代末，SerDes 迎来一个重要拐点：OC-24（2488.32 Mb/s）已可商用，人们开始规划采用 OC-192 实现约 10 Gb/s 的速率。几年后（2000年代初），10 Gb/s 线路速率的 10Gb 以太网成为现实（请注意这里指的是单通道 10G，而非 XAUI 那种用四条通道聚合 10G 的方案）。
另一个关键转折点随之而来——SerDes 越来越多地被用于 PCB 和背板上的“芯片到芯片”通信，逐步替代并行链路。这一变化使 SerDes 从远程通信的专用电路，演变为 SoC 中不可或缺的核心组件。最典型的例子就是 PCIe，它在 2002 年左右以 2.5 Gbps 推出，2000 年代中期开始全面普及。
各类串行数据标准的推出以及 SerDes 的研究进展如图1所示。包括：
- 光传输：OC-192、OC-768、SONET
- PC 内部：PCIe 1-5
- 存储：光纤通道、SATA、SAS
- 串行总线：USB、Thunderbolt
- 视频显示：DisplayPort、HDMI
- 网络：SGMII、1-Gb 以太网、10-Gb 以太网、25/100-Gb 以太网
线路速率呈指数级增长，各类别都呈现出相同的趋势，其中光传输领先于其他类别。此图仅包含 NRZ (PAM2) 标准。PAM4 标准正以大约 50 Gb/s 的线路速率开始出现。
为了理解支撑 SerDes 发展的电路级创新，我们查询了 IEEE Xplore 数字图书馆中截至2020年的国际固态电路会议（ISSCC）出版物，生成了涵盖“时钟和数据恢复”及“SerDes”的论文列表。然后按照以下维度进行分解：
- 工艺类型：CMOS 与非 CMOS（双极、biCMOS、HBT 等）
- 工艺尺寸：65 nm、40 nm、7 nm 等
- 信令：PAM2、PAM4
- 机构：工业、学术
根据这个数据集，按出版年份绘制了线路速率（图2）。这些电路的设计时间大约比出版时间早一年左右。不过，这些论文中的工业应用可能会比出版时间晚数年。
图2：线路速率按出版年份分布情况
图中显示，双极、biCMOS 和 HBT 技术在2005年之前有大量论文，2005年之后则显著减少。2005年前的论文主要描述驱动光网络应用的技术，当时线路速率是首要目标，功耗/外形/集成度是次要考虑因素。
而对于 PC、存储、视频显示和网络这些容量大得多的 SerDes 应用，关键不仅在于线路速率。成本、功耗、外形尺寸以及与大数字内核的集成变得至关重要。
图3是根据 ISSCC 数据统计 NRZ/PAM2 与 PAM4 信号得出的。值得注意的是，高于 28 Gb/s 线路速率的论文趋向于 PAM4，而低于 28 Gb/s 的几乎没有 PAM4。这与串行数据标准的预期走向高度一致。
图3：基于 ISSCC 数据，展示 NRZ/PAM2 与 PAM4 信令分布
图4显示了线路速率与所用 CMOS 工艺尺寸的关系。可以看出两者之间存在关联性。例如在 90 nm 以下，大多数论文都大于 10 Gb/s。另外，由于 PAM4 系统需要高集成度（ADC、DSP），同时 CMOS 技术需要高带宽，因此 28 nm 以上的 PAM4 系统并不常见。
图4：线路速率与 CMOS 工艺尺寸的关系
学术机构的出版物中明显缺乏 PAM4 相关文章。这可能与我们使用的搜索条件有关，但必须指出：虽然存在包含 PAM4 组件的论文，但很少有学术界完成完整的 PAM4 收发器。一种可能的解释是 PAM4 系统（ADC、DAC、DSP、PLL、CDR 等）非常复杂；另一种可能则是 7 nm 和 14/16 nm 等先进 CMOS 工艺的成本和获取门槛过高。
结合串行链路出版物与串行数据速率标准的数据集，得到图5。可以看出，ISSCC 的高级 CMOS 电路设计出版物在从网络到显示器的大容量串行数据标准方面领先了数年。PAM2 CMOS 研究使 PCIe1 到 PCIe5（32 Gb/s）、28-Gb/s 以太网线路速率等成为可能。
图5：将串行链路数据集与串行数据速率标准合并生成的图表
SerDes 的核心优势
一、引脚数与通道优势
SerDes 最显著的优势在于减少了引脚数量以及电缆/通道数量。对于早期的 SerDes，这意味着可以通过同轴电缆或光纤发送数据字节。对于现代 SerDes，另一个优势是能够通过一对差分信号引脚替代 8、16、32 或 N 个数据引脚加一个时钟引脚来发送数据字节。串行化这一特性有助于节省成本——更小的封装、更密集的 PCB。具体优势取决于裸片成本、封装成本、PCB 成本、PCB 拥挤程度等因素。
二、传输距离优势
过去十年间，SerDes 跨 PCB 和背板进行远距离传输的能力，帮助它们打开了众多新应用领域的大门。
从基本的微波设计角度来看，当飞行时间小于上升/下降时间时，传输线表现为“集总元件”。带 GPIO 的并行接口，上升/下降时间通常不少于几纳秒。这决定了典型 PCB 上并行非端接接口能够支持的距离大约为 30 厘米。对并行总线进行端接可以增加覆盖范围，但会显著增加功耗，导致电源效率急剧下降（图6）。
图6：端接并行总线虽然增大了传输距离，但电源效率大幅降低
SerDes 接口通常通过两端（TX、RX）端接的受控阻抗传输线进行传输。这样一来，比特可以快速传输，无需过多担心反射问题。当然，要实现高速串行传输，需要额外的开销——串行器、解串器、TX PLL、RX CDR、前馈均衡、接收均衡等。
三、功耗优势
直到近年，SerDes 在功耗方面才明显优于并行数据总线。理想并行总线消耗的功率主要是对 TX 和 RX 电容以及走线电容进行充放电的功率。当距离达到 10、20 或 100 厘米时，FR4 上的走线电容会变得相当显著。
根据基本原理，LVCMOS 链路的功率为 ~C*V²*f。在数据信号中，频率等于总比特率乘以转换密度的一半。转换总数和功率与通道数基本无关——通道越多，每条通道的转换越少。对于 1-Gb/s 链路，10 cm 到 1 m 可能需要 8-16 条通道。对于 10-Gb/s 链路，1 m 可能需要不切实际的 120 条通道！
图7对比了不同电压下并行 LVCMOS 链路的功率，与 1990 年代至今 SerDes 消耗的功率。可以看出，现代 SerDes 在长距离上有功率优势，但这种优势并非绝对。
图7：不同电压下并行 LVCMOS 链路与 1990 年代及当今 SerDes 的功率对比
SerDes 真正在功耗上大放异彩的时刻是更高数据速率场景。图8对比了不同电压下并行 LVCMOS 链路的功率，与 2010 年代中后期各种 28 纳米 SerDes 的功耗。可以看到，现代 SerDes 几乎在所有距离上都保持着功率优势。对于经过功耗优化的 SerDes，优势在所有距离上都非常明显。
图8：不同电压下并行 LVCMOS 链路与 2010 年代中后期各种 28 纳米 SerDes 的功耗比较
随着工艺进步，SerDes 的功率优势自然会继续增长。
SerDes 面临的挑战
正如上一节所述，SerDes 在功耗、引脚数和传输距离上拥有显著优势。但它的缺点在于其相关的复杂性和成本。
一、复杂度高
至少对于低数据速率，就需要优质的 TX PLL、RX CDR、TX 驱动器和 RX 前端。每一个都是复杂的模拟子系统。设计这些模块以及整个 SerDes 系统需要一支熟练的模拟/混合信号设计团队。这些模块（加上复杂的数字控制）包括：
- 良好的 TX PLL：从典型的 25 至 100 MHz 参考时钟产生数千兆赫兹频率的时钟，具有极低（约 1 ps 或更好）的长期抖动。
- 优秀的 RX CDR：一个复杂的控制环路，用于追踪输入数据的平均相位，对抗链路中的噪声、失真或串扰。通常通过复杂的相位旋转器或 CDR 驱动的 PLL 实现。
- TX 线路驱动器：将串行化数据转换为标准的 50 Ω 差分信号，通常带有前导和后光标强调。
- RX 均衡器：使用连续时间均衡器或 DFE（或两者）来补偿高速通道效应。通常需要自动增益控制（AGC）电路辅助。
- 高速串行器和解串器逻辑
以上所有模块都需要经验丰富的设计团队投入大量时间。随着数据速率提高（Gb/s）和效率要求提升（pJ/bit），复杂性和成本进一步增加。可靠性要求提高后，还必须运行和分析越来越多的老化和电迁移仿真，进一步推高成本。
幸运的是，SerDes 作为 IP 块已经广泛可用。系统公司可以从领先的 IP 设计商那里获得成熟的设计许可。这样一来，复杂性由专业设计团队处理，研发成本可以跨多个芯片、项目甚至行业分摊，最终降低成本。
二、费用高昂
SerDes 的主要费用来自设计（很多芯片设计师花费多年）和验证，但芯片面积和 PCB 面积等次要因素也很重要。
PMA 级别的 SerDes 验证通常由设计团队或其子集处理。在系统级别，验证可能非常复杂，尤其是 PCIe 这类标准。对于复杂串行标准，需要测试平台（典型如 System Verilog）从物理层（包括 PMA 和 PCS）、数据链路层、事务层和设备层面验证系统。涵盖这些层面的验证通常检查协议、模式、协商、错误注入和恢复等，往往需要许多人月，还涉及第三方验证 IP (VIP)。
在裸片上，SerDes 可能比并行接口更便宜或更贵。根据工艺节点，每条通道大约消耗 0.15 至 0.5 mm²。并行接口可以小得多，但需要更多 I/O。因此，根据芯片是 I/O 受限还是引脚受限，SerDes 可能导致比并行接口更多或更少的裸片成本。
在封装和 PCB 层面，SerDes 允许减少引脚和走线数量，因此应该能带来更小、更便宜的封装和 PCB 设计。但高速受控阻抗（例如 50 Ω）迹线的复杂性，使得采用 SerDes 的封装和 PCB 设计更加困难，可能比使用较慢并行接口的 PCB 更昂贵。
总结：SerDes 为何成为关键 IP？
我们已经看到，接口 IP 类别在过去 20 年中的增长率相当惊人，而且至少在接下来 10 年内很可能还会持续带来高 IP 收入。但如果深入剖析 PCI Express、以太网或 USB 这些成功的协议，就会发现物理层（PHY）部分有一个共同的功能——串行器/解串器（SerDes）。
1998 年，电信应用中的高级互连基于 622 MHz LVDS I/O。当时的电信芯片商在构建集成 256 个 622 MHz LVDS I/O 的巨型芯片来支持网络结构。今天，先进的 PAM4 SerDes 以 112 Gbps 运行，单一连接就能支持 100G 以太网。20 年里，SerDes 技术效率提升了 180 倍！
对比 CPU 技术：1998 年 Intel 发布了 Pentium II Dixon，频率 300 MHz；2018 年，Intel Core i3 以 4 GHz 运行。20 年间 CPU 频率增长了 15 倍。而 SerDes 速度增长了 180 倍。
如今 SerDes 不仅用于电信，还广泛用于连接芯片和系统。2000 年代末，智能手机集成了 USB3、SATA 和 HDMI 接口，电信和 PC/服务器集成 PCIe 和以太网。这些趋势让接口 IP 市场成为一个大规模 IP 类别，规模超过 2 亿美元。与四到五倍大的 CPU 类别相比，它当初很小。但自 2010 年以来，接口类别每年至少增长 15%，是所有半导体 IP 类别（CPU、GPU、DSP、库等）中增长最快的。原因与每年增长的连接设备数量直接相关——每个设备交换更多数据（更多电影、图片……），而连接正是通信链的起点。
在 2010 年代，全球社区几乎完全连接在一起。随着连接速率和数据中心数量迅速增加，以太网成为连接的支柱。用 SerDes 速率作为指标：2010 年是 10 Gbps，2013 年是 28 Gbps，2016 年是 56 Gbps（分别支持 10G、25G、50G 以太网），2019 年是 112 Gbps。
2017 年，机器学习和神经网络等数据密集型计算应用爆炸式增长，对高速连接的需求猛增。同时，CMOS 技术向高级 FinFET 发展，模拟混合信号架构——从一开始就是 SerDes 设计的标准——变得极难管理，对工艺、电压和温度变化更加敏感。在 FinFET 纳米技术中，晶体管尺寸微小，构建晶体管涉及堆叠单个电子。因此，构建能承受压力环境变化的精密模拟电路极其困难。
但 7nm 等先进技术的积极面是：每平方毫米可以集成数量惊人的晶体管（密度达 1 亿个/mm²），因此可以用数字信号处理（DSP）开发新的基于数字的架构，完成物理层绝大部分工作。基于 DSP 的架构支持使用更高阶的脉冲幅度调制（PAM）调制方案——例如 PAM-4，让通道数据吞吐量翻倍，而不需要增加通道本身带宽。
举个例子：一条 28 GHz 带宽的信道用 NRZ 信令支持最大 56 Gbps 数据吞吐量。如果用 PAM-4 DSP 技术，同样的 28 GHz 信道能支持 112 Gbps！考虑到模拟 SerDes 架构受物理限制只能到 56 Gbps 左右（也许更少……但 PAM-6 或 PAM-8 可能突破）。使用基于 DSP 的 SerDes 不仅是 FinFET 技术中构建稳健接口的必要条件，也是将数据速率加倍到 56 Gbps 以上的唯一方法——比如 PAM-4 下 112 Gbps，PAM-8 下 200 Gbps。
从市场发展看，Chiplet 正在汹涌而来。从今年下半年开始，大多数先进 SoC 将采用 3nm 设计。这会使得像 SerDes 这样的高端 IP 集成风险太大，导致它们被外化到在更成熟节点（如 7 或 5nm）中设计的 Chiplet 里。如果接口 IP 供应商想成为这场革命的主要参与者，那么台积电和三星等最先进节点的代工厂将发挥关键作用。我们不认为代工厂会直接设计小芯片，但他们可以决定支持 IP 供应商，推动他们设计小芯片与 3nm SoC 配合使用——就像今天支持高级 IP 供应商把高端 SerDes 作为 7nm 和 5nm 硬 IP 来营销一样。
毫无疑问，SerDes 未来的机会还有很多。