ChatGPT能否弥补FPGA设计能力短板？

用ChatGPT辅助FPGA开发：从HDL编码到TCL脚本的实战教程

科技即生产力。最近，OpenAI 发布的 ChatGPT 在各大论坛和网站上引起了广泛关注。ChatGPT 是由 OpenAI 提出的大型预训练语言模型，使用了许多深度学习技术，可以生成文本内容，也能进行文本分类、问答等任务。很多开发者用它生成“代码”或“文章”，但很少有人尝试用 Verilog 来测试它的能力。今天我们就来试一试，看看 ChatGPT 在 FPGA 开发中的表现，并展望它未来能为 FPGA 领域带来什么。

一、ChatGPT 的 HDL 编码能力测试

FPGA 工程师在“软件”方面的能力（如脚本编写）往往有所欠缺。ChatGPT 能否帮助我们弥补这些短板？我们首先测试它的 HDL 编码能力。

1. 简单流水灯程序

以下是 ChatGPT 给出的流水灯例程：

GPT BEGIN
以下是一个简单的流水灯程序：

module shift_register(
    input clk,
    input reset,
    output reg [7:0] led
);

reg [7:0] shift_reg;

initial begin
    shift_reg = 8'h01;
end

always @(posedge clk) begin
    if (reset) begin
        shift_reg <= 8'h01;
    end else begin
        shift_reg <= {shift_reg[6:0], shift_reg[7]};
    end
end

assign led = shift_reg;

endmodule
GPT END

该模块包含一个8位移位寄存器，通过时钟推进，每个周期将寄存器向左移动一位。模块还包含一个复位信号，当复位信号为高时，寄存器重新置为初始状态，并从第二个LED开始闪烁。最后将移位寄存器的输出分配给LED灯。

小提示： 上面代码功能基本正确，但存在一个综合问题：使用了 initial 块（不可综合），且复位逻辑没有完全对齐实际硬件行为。对于练习来说，这是一个很好的起点，稍作修改即可用于实际项目。

2. 复杂编码器/解码器（HDB3）

接下来测试一个更复杂的代码——HDB3 编码器和解码器：

GPT BEGIN
以下是一个简单的Verilog代码实现HDB3编码器和解码器。代码假定输入信号是一个序列，而不是一个单独的位。

module hdb3_encoder(
    input clk, 
    input rst, 
    input [7:0] data_in, 
    output reg [7:0] tx_out
);

reg [3:0] polarity;
reg [3:0] zero_count;

always @(posedge clk) begin
    if (rst) begin
        tx_out <= 8'b00000000;
        polarity <= 4'b0000;
        zero_count <= 4'b0000;
    end else begin
        if (data_in == 8'b00000000) begin
            zero_count <= zero_count + 1;
            if (zero_count == 4) begin
                if (polarity == 4'b0011) begin  // Positive pulse
                    tx_out <= 8'b00000010;
                    polarity <= 4'b1100;
                end else begin  // Negative pulse
                    tx_out <= 8'b00000001;
                    polarity <= 4'b0011;
                end
                zero_count <= 0;
            end else begin
                tx_out <= 8'b00000000;
            end
        end else begin
            if (data_in[7] == 1) begin  // Ones count as positive
                if (polarity == 4'b1100) begin  // Positive pulse
                    tx_out <= 8'b00000010;
                    polarity <= 4'b0011;
                end else begin  // No pulse
                    tx_out <= data_in;
                    polarity <= polarity + 1;
                end
                zero_count <= 0;
            end else begin  // Zeros alternate
                if (polarity == 4'b0011) begin  // Negative pulse
                    tx_out <= 8'b00000001;
                    polarity <= 4'b1100;
                end else begin  // No pulse
                    tx_out <= data_in;
                    polarity <= polarity + 1;
                end
                zero_count <= 0;
            end
        end
    end
end

endmodule

module hdb3_decoder(
    input clk,
    input rst,
    input [7:0] rx_in,
    output reg [7:0] data_out,
    output reg valid
);

reg [3:0] polarity;
reg [3:0] zero_count;

always @(posedge clk) begin
    if (rst) begin
        data_out <= 8'b00000000;
        polarity <= 4'b0000;
        zero_count <= 4'b0000;
        valid <= 0;
    end else begin
        if (rx_in == 8'b00000000) begin
            zero_count <= zero_count + 1;
            if (zero_count == 4) begin
                if (polarity == 4'b0011) begin  // Positive pulse
                    data_out <= 8'b00000000;
                    valid <= 1;
                end else if (polarity == 4'b1100) begin  // Negative pulse
                    data_out <= 8'b00000000;
                    valid <= 1;
                end
                polarity <= 4'b0000;
                zero_count <= 0;
            end else begin
                data_out <= 8'b00000000;
                valid <= 0;
            end
        end else begin
            if (rx_in == 8'b00000010) begin  // Positive pulse
                data_out <= 8'b00000000;
                valid <= 1;
                polarity <= 4'b0011;
                zero_count <= 0;
            end else if (rx_in == 8'b00000001) begin  // Negative pulse
                data_out <= 8'b00000000;
                valid <= 1;
                polarity <= 4'b1100;
                zero_count <= 0;
            end else begin
                data_out <= rx_in;
                polarity <= polarity + 1;
                if (polarity == 4'b1111)
                    polarity <= 4'b0000;
                zero_count <= 0;
                valid <= 1;
            end
        end
    end
end

endmodule
GPT END

对于刚接触 FPGA 的初学者，这段代码提供了一个很好的思路框架。顺着这个思路进行修改和理解，可以快速实现一个复杂的 Verilog 模块。

常见问题： 这段代码能直接综合吗？
答案： 不能。代码中使用了非标准的数据位宽（如 4 位极性计数）和假设输入为单个 8 位数据，实际 HDB3 编码需要按比特流处理。它更适合作为算法参考，而非可直接综合的 RTL。

二、ChatGPT 在 TCL 脚本上的辅助能力

在 Vivado 开发中，TCL 脚本是重要的辅助工具。我们让 ChatGPT 生成一个无 GUI 创建工程的示例：

GPT BEGIN
以下是一个简单的Vivado无GUI的TCL工程脚本示例：

# 设置工程名和工作目录
set project_name "my_project"
set project_dir "/path/to/project/dir"

# 创建工程
create_project $project_name $project_dir -part xcku115-flvb2104-2-e -force

# 添加源文件
add_files -norecurse /path/to/source/file1.v
add_files -norecurse /path/to/source/file2.v

# 设置仿真模块
set_property simulator_language Verilog [current_project]
set_property top_module my_top_module [current_fileset]

# 运行综合
synth_design

# 运行实现
implement_design

# 导出比特文件
write_bitstream -force /path/to/bitstream_file.bit
GPT END

基本命令都包含，每条命令还附带了中文注释，真的非常方便。你只需替换路径和文件名即可快速构建自动化工程。

小提示： 实际工程可能需要更多命令（如设置约束文件、IP 核等），这个模板可以作为起点。建议结合 Vivado TCL 参考手册进一步完善。

三、ChatGPT 的通用能力与局限性

此外，我们还尝试了让小作文、爬虫等任务，ChatGPT 都能完成一个完整度较高的答案。总的来说，ChatGPT 给人印象深刻的点在于：它可以像和另一位工程师交谈一样生成和迭代代码。不过它的功能也有限——它能在几分钟内提供一个很好的开发起点和可行的框架，但最终的细节调整和 debug 仍需人工介入。

四、未来方向：ChatGPT 在 FPGA 领域的潜力

由于 GPT 的中文训练量远不及英文，在中文问答方面会有一定欠缺。但随着发展，以下是本人认为的几个重要方向：

• 问答机器人：设计人员可以向 ChatGPT 提问 FPGA 相关问题（如官方文档、产品手册、参考设计、IP 核等），ChatGPT 会提供最佳答案。经过 FPGA 大厂训练后，场景效果会更完美。对于刚接触 FPGA 的设计人员来说，这是一个非常好的学习工具。
• 设计验证与测试辅助：在设计过程中，器件互相影响可能导致电性能等问题。ChatGPT 可以根据需求给出合适的方法和步骤，协助验证功能、测试性能和诊断问题，帮助提高设计质量、加快速度，避免故障。
• 设计流程优化：FPGA 设计需要大量计算资源和时间，如电路拓扑、时序约束等。ChatGPT 可以根据经验、文献和实践，提供优化建议，提高设计效率和质量。
• 调试与维护：FPGA 设计完成后，仍需进行版本更新、漏洞修复等维护工作。ChatGPT 可以为设计人员提供相关帮助，让他们更好地处理问题。

对于我们个人来说，把 ChatGPT 当作个人助手，用于记录笔记、知识点，是一个很完美的“容器”。

总结

ChatGPT 作为一款人工智能聊天工具，未来能够为 FPGA 设计人员提供诸多便利：回答问题、协助设计验证和测试、优化设计流程、协助调试和维护。这一切都可以帮助设计人员提高设计质量和效率，节省时间和成本。尽管目前仍存在一些不足（如中文支持、代码综合性问题），但它的潜力值得每一位 FPGA 工程师关注和实践。

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