三星首发3D堆叠逻辑晶体管 42nm栅极间距密度翻倍

在半导体行业引发广泛关注的重大突破中，三星电子于2026年VLSI超大规模集成电路研讨会上，正式宣布成功研发出全球首款栅极间距仅42nm的3D堆叠场效应晶体管（3D Stacked FET）。这并非停留在概念演示阶段，而是真正在逻辑芯片领域实现了从理论到实际应用的关键跨越。

传统逻辑芯片的发展一直依赖横向缩小晶体管间距，然而随着制程推进，绝缘层厚度不断减薄，漏电干扰问题日益严重。3D堆叠FET则另辟蹊径：将原本水平排列的N型和P型晶体管垂直堆叠，形成“上下铺”结构。从理论上看，相同芯片面积下可容纳的晶体管数量直接翻倍，显著提升了集成密度。

从技术演进视角看，垂直堆叠概念已在V-NAND和HBM等存储产品中得到验证，但逻辑芯片的制造工艺复杂度和性能要求远高于存储器件，因此本次首发具有截然不同的行业意义。三星在这款晶体管中，上下两个器件均采用三层堆叠纳米片沟道设计，并将栅极间距压缩至42nm，相比此前业界公认的48nm最小纪录，实现了显著突破。

在具体技术细节方面，研发团队完成了两项关键创新：其一，通过中间介质隔离层，成功解决了上下晶体管之间的电气隔离难题；其二，采用RBC方案实现上下晶体管的直接连接，有效规避了传统绕线结构带来的额外信号延迟。

三星明确指出，这项技术专为AI和高性能计算（HPC）领域的下一代逻辑芯片量身打造。垂直堆叠结构在相同芯片面积内使晶体管数量倍增，理论上电力和性能均可实现两倍提升。当然，从原型到量产仍需经历商业化验证过程，但这一技术方向已然清晰明确。

不妨回顾一下晶体管的三代演进历程——从平面结构到FinFET再到环栅（GAA），每一代都在持续提升对电流的控制精度。而3D堆叠FET彻底转向垂直路线，这极有可能成为下一代芯片制程的终极解决方案之一。