FPGA原型验证平台对比及工具多场景应用

今天，我们来深入探讨芯片设计领域中一个至关重要的环节——EDA，即电子设计自动化（Electronic Design Automation）。可以这样理解：EDA是芯片设计的最上游工具，负责在指甲盖大小的芯片空间里完成布局布线、版图设计以及规则检查。这项工作的精细程度，相当于在米粒上雕刻出一艘航空母舰的模型。

在EDA问世之前，芯片设计完全依赖手工操作。工程师需要手绘电路图、手动布线，精度和效率都受限于人体极限。然而，随着芯片集成度不断攀升、功能日益复杂，一个指甲盖大小的芯片上需要容纳数百亿颗晶体管。这种既微观又庞大的工程，早已超出人力所能及的范围。EDA的重要性也因此与日俱增。

根据应用场景的不同，EDA工具可分为设计、验证和制造三大类。随着大规模集成电路设计复杂性的提升，芯片验证面临着巨大的资金和时间压力。早期开发者要验证芯片设计是否符合预期，要么等待冗长的模拟结果，要么直接流片。但流片一次成本极高，如果结果不理想，无论是再次模拟还是二次流片，代价都极其高昂。正是在这种背景下，Xilinx推出了现场可编程逻辑门阵列（FPGA）。开发者可以利用FPGA板快速搭建原型，对设计进行验证。相比流片，这种方法成本更低；相比纯仿真，速度更快。于是，FPGA原型验证应运而生，并成为开发者检验设计有效性的首选方案。

01 基于FPGA的物理原型验证

打个比方，建筑师完成楼房设计后，在真正建造之前，需要用模型来测试防震、防风、结构强度等参数。芯片和系统开发者也一样，需要在流片前对设计进行“原型验证”——简单说，就是模拟真实软件应用环境，确认芯片和系统是否满足实际场景的需求。

FPGA的应用范围相当广泛，通信、计算、控制等领域都能看到它的身影。更重要的是，其内部电路可以重新配置，几乎能完整映射芯片的逻辑设计，因此被视为性价比极高的芯片验证基础设施。如今，FPGA原型验证已成为主流且成熟的芯片验证方法。它的工作流程是：先将RTL移植到现场可编程门阵列（FPGA）上，验证ASIC的功能；一旦芯片基本功能通过验证，就可以提前启动驱动程序开发。这一过程持续到芯片Tap e Out（流片）并回片，期间还能同步进行驱动和上层应用的开发。芯片回片后，应用程序只需基于FPGA版本的驱动做简单适配，就能直接运行在SoC芯片上，整个Time-to-Market周期被控制得十分流畅。

除了提前启动软件开发，FPGA原型验证的性价比同样突出——价格亲民，运行速度远超对手，比EDA纯仿真快几个数量级，即便与Emulator相比，也具有明显的性能优势。而在所有这些优点中，最不可替代的是“流片前的软硬件协同开发”。提前基于这套平台展开驱动和应用开发，对缩短芯片上市周期意义重大。

在软硬件深度定制化、要求芯片到应用一体化交付的今天，FPGA原型平台的重要性进一步提升。2000年，瑞典一家名为Hardi Electronics的公司推出了基于FPGA的原型系统HAPS。这套系统通过多种方式快速组装ASIC原型，为客户在关键验证阶段节省了数月时间。2007年，Synplicity以2400万美元收购Hardi，随后在2008年被Synopsys以2.27亿美元收购。HAPS一路发展，2014年迭代至HAPS-80，至今仍是业界最快的原型验证加速平台。

02 物理原型验证工具的几大挑战及解决方案

如今，ASIC设计越来越大、越来越复杂，单块FPGA已难以独自应付原型验证需求，多片FPGA互联的方案随之出现。但这也带来了新挑战：RTL逻辑分割、多片FPGA间的互联拓扑结构、I/O分配、高速接口——每一环都考验着芯片开发者的能力。那么，当我们选择一款合适的物理原型验证工具时，应该从哪些维度重点考量？

容量限制和性能要求

对于超过2000万等效ASIC门的大型设计，一块FPGA往往无法容纳，必须将多块FPGA互联才能完成验证，这就需要对设计进行Partition（分割）。但Partition引入了一个原本不存在的问题：很多时候，工程师耗费大量人力只是为了让Partition方案“可用”，这完全是因为受限于FPGA容量而不得已为之。

Partition带来的最大问题，是对I/O的需求激增。虽然一块FPGA拥有超过1000个可用I/O，但一个完整的SoC被拆成规模相当的几部分后，各部分之间的互联信号数量往往会远超1000。在I/O数量受限的情况下，只能采用TDM（时分复用）技术——把FPGA内部的多个并行信号转成高速串行信号，通过FPGA I/O传输到另一块FPGA，然后再解复用回并行信号，实现跨FPGA的信号传递。TDM确实解决了I/O瓶颈，但Mux和De-Mux引入了额外延时，导致跨FPGA的路径成为时序关键路径（Critical Path），进一步降低了FPGA的运行频率。可以说，Partition是不得已而为之的方案，最终只能得到一个“可用”的方案，而非理想方案。

另一个棘手的问题是，SoC原型验证中的模块经常需要增减，导致Partition方案频繁改动。手动处理的话，需要花费大量精力才能得到一个“可用但折中”的方案。而且，处理大量跨FPGA信号极易出错。因此，对于大型SoC的FPGA原型验证，必须采用自动化工具来完成Partition，这对EDA工具来说，是一个全新的挑战。

新思科技的HAPS原型验证解决方案，拥有独一无二的自动可干预分割功能，同时提供了系统级的跨FPGA时序分析工具，为HSTDM IP、缆线和I/O提供时序模型。它能方便地处理TDM路径上的多个约束，为多FPGA设计提供优化且可靠的时序，确保平台的高速性能和稳定性。

迭代速度

SoC芯片设计频率很高，开发者当然希望原型验证平台能尽可能接近实际性能，因此都期望FPGA原型平台能运行在尽可能高的频率上。但SoC的RTL代码是为芯片实现而设计的，其中包含大量深层次组合逻辑（可以节省芯片面积），导致这些代码在FPGA上实现时，时序收敛特别困难，往往只能跑到几MHz。大型SoC内部的CPU、GPU、CODEC、NPU等计算和编解码模块逻辑异常复杂，常常成为整个设计的时序瓶颈（Timing Wall），时序优化可能占到整个FPGA实现过程30-40%的时间。

新思科技的HAPS解决方案，在对设计进行分割和时序优化的同时，也充分考虑到了后续FPGA布局布线的挑战。在综合阶段，HAPS采用独特技术，增强和优化单FPGA的综合结果，有效减少了后期Vivado布局布线的时间。再结合多核、多进程综合等技术，各个环节的时间都被压缩，迭代速度因此大大加快。

接口方案

外部子板和FPGA I/O之间的高速同步接口，一直是FPGA的痛点和难点。一方面，与ASIC相比，FPGA在I/O时序方面可调整的空间非常有限。它不能像ASIC那样通过时序约束灵活调整I/O信号的偏移量（Skew），导致并行信号接口间的路径偏移很难控制在理想范围内。结果就是数据采样失败，降低频率通常是一种有效办法，但有些控制器和PHY之间的接口必须满足标准规范，不能无限制地降频。这种情况下，只能想尽办法修复时序，甚至需要修改代码。

另一方面，原型验证使用的子板数量本就不多，市场上往往买不到，很多时候需要自己设计，这又为调试带来了不确定性和时间投入。高速接口的调试，常常消耗大量人力，很多时候全凭经验和灵感来解决问题，费时费力不说，效果还未必理想。

新思科技的HAPS原型验证解决方案，为用户提供了多种灵活的接口方案，包括丰富的外部子卡集合、降速桥方案。此外，通过HAPS Connect Program与业界伙伴合作，为用户提供了更广泛的扩展空间。

可观测性

FPGA本身也是一种芯片，所以内部信号无法直接观测。通常需要借助FPGA的调试工具，在生成Bit文件前选出要观察的信号。Bit文件加载运行时，只能通过配套的调试工具观测指定的信号波形，但受限于Block RAM容量以及信号优化等因素，这种调试方式的效率比较低。

新思科技HAPS原型验证平台提供了多种灵活的调试手段。DTD（深度跟踪调试）功能，能在多FPGA环境下以实时速度查看RTL级别的信号联合波形，可以观测数千个信号的秒级波形。再结合Verdi/Siloti的关键信号提取功能，信号观测范围大幅扩展。GSV是另一个被广泛采用的调试功能，它能提供设计内部所有寄存器的快照，在多种实际调试场景中，有效帮助软硬件团队分析并定位系统问题。

产品的成熟度

原型验证是一项壁垒相当高的技术，它连接着芯片设计和最终应用，必须具备极强的适用性和灵活度，才能跟上快速演进、多样化的芯片研发。它需要通过跟一线芯片研发人员的紧密协作，建立使用生态圈，并不断进化、迭代，才能真正帮助芯片开发者实现“Shift-Left”研发，加速产品上市。

新思科技从2003年推出第一款原型验证产品HAPS-10开始，持续迭代七代产品，久经市场检验。为了满足不断演进的原型验证需求，它还补充了许多独一无二的功能，比如UMRBus、Hybrid原型验证、基于UPF的低功耗系统验证、HAPS GateWay等，是目前加快软件开发和芯片设计验证的最佳解决方案之一。全球超过200家公司已经部署了最新一代HAPS-80，其中包括前十大半导体公司中的九家，到今年出货量已超3000台。

国内目前也有超过50家芯片设计企业部署了HAPS平台，这从侧面印证了HAPS在原型验证领域的市场领先地位。

各类FPGA原型验证平台技术对比

目前市面上的FPGA原型验证平台可以分为两大类：一类是芯片设计公司自己制作的FPGA板（Build Your Own，简称BYO），另一类是商用FPGA平台，比如新思科技的HAPS方案。

针对上文提到的一些具体考量点，各类平台的对比如下：

很明显，新思科技的HAPS方案在全面性、成熟度以及对大规模设计的支持上，都占有着绝对明显的优势。

03 物理原型验证工具的应用不止于芯片

芯片不仅仅是硬件产业，它也是软件产业，同时涉及下游的应用场景和上游的高精度设计。在科技赋能的智能化时代，芯片不仅支撑着数字经济的方方面面，在赋能各产业方面的作用同样不可忽视。从5G、自动驾驶汽车到人工智能，芯片几乎覆盖了所有能想象到的电子产品，甚至包括航空航天和军工技术。随着人工智能和5G加速发展，以及数字化时代新基建的推进，未来芯片的应用场景只会越来越多，定制化芯片的需求也会越来越大。手握未来之门的开发者们，必须和系统厂商更紧密地协作研发，才能让芯片技术创新最终赋能科技应用。

拿人工智能中的人脸识别场景来说，在海量人群中搜索走失儿童，需要超强的快速反应能力，才能在第一时间抓住机会识别并锁定目标。这个过程，软件支撑了人工智能的算法，而芯片提供的超强算力，让复杂算法在毫秒之间完成推断。物理原型验证让软件的开发和芯片的研发得以同步进行，不必互相等待。这项技术将推动芯片和科技应用的生态融合，让科技进步进入极速模式，加速未来想象变为现实。

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