后摩尔定律时代未来CPU处理器技术发展趋势

从通用到专用：芯片定制化的浪潮

面向不同场景，芯片开始从通用走向专用——XPU、FPGA、DSA、ASIC各显神通。核心逻辑很简单：通用处理器要覆盖太多应用，不得不支持上千条指令，结果前端设计（取指、译码、分支预测）变得极其复杂，功耗和性能都受影响。而领域专用指令集能大幅削减指令数量，增大操作粒度，融合访存优化，实现数量级的性能功耗比提升。

从底层到顶层：架构优化释放巨大潜力

算力提升的路径，过去更多依赖制程工艺（底层），现在则越来越靠软件、算法和硬件架构（顶层）。架构优化的威力有多大？看看AMD Zen3就知道了：将分离的两块16MB L3 Cache合并成一块32MB L3 Cache，再搭配改进的分支预测和更宽的浮点单元，单核心性能直接比Zen2提升19%。这可不是小打小闹，是实打实的代际飞跃。

异构与集成：延续摩尔定律的新路径

苹果M1 Ultra的推出是个标志性事件。它告诉我们，利用逐步成熟的3D封装、片间互联技术，将多颗芯片有效集成，似乎就是延续摩尔定律的最佳现实路径。主流芯片厂商早已全面布局：Intel手握CPU、FPGA、IPU，正全力冲刺GPU，推出Falcon Shores架构，打磨异构封装技术；NVIDIA接连发布多芯片模组（MCM）Grace系列，即将量产；AMD刚完成对赛灵思的收购，未来大概率走向CPU+FPGA的异构整合。

更劲爆的是，2022年3月3日，英特尔、AMD、Arm、高通、台积电、三星、日月光、Google云、Meta、微软等十家行业巨头联合成立了Chiplet标准联盟，正式推出通用Chiplet高速互联标准“Universal Chiplet Interconnect Express”（UCIe）。这意味着什么？互联接口标准统一了。以后不同工艺、不同功能的Chiplet芯片，有望通过2D、2.5D、3D等各种封装方式整合在一起，多种形态的处理引擎共同组成超大规模的复杂芯片系统，高带宽、低延迟、经济节能。

多核与多线程：性能功耗比的天然利器

多核处理器把多个处理器核集成到同一芯片上，每个单元的计算性能密度大幅提升。原有外围部件可以被多个CPU系统共享，通信带宽更高、时延更短。多核在并行性上天生占优，通过动态调节电压/频率、负载优化分布，能有效降低功耗、提升性能。多线程则通过复制处理器上的结构状态，让同一处理器上的多个线程同步执行并共享执行资源，以极小的硬件代价换来相当比例的总体性能和吞吐量提升。

微架构的改进

众多算术单元、逻辑单元、寄存器在三态总线和单项总线以及各个控制线的连接下，共同组成CPU微架构。不同的微架构设计，对CPU性能和效能的提升有直观且重要的作用。微架构升级这事儿，牵扯的可不止指令集扩展、硬件虚拟化、大内存、乱序执行这些硬件层面的活儿，还得配套改编译器、函数库，真的是牵一发而动全身。

摩尔定律放缓

摩尔定律诞生于上世纪60年代。直到2011年前，计算机元器件的小型化一直是提升处理性能的主因。但2011年后，制硅工艺改进带来的性能提升逐渐趋缓，摩尔定律开始慢下来了。

Tick-Tock模式失效

2007年起，Intel推行“Tick-Tock”发展模式：奇数年（Tick）推新制成工艺，偶数年（Tock）推新架构微处理器，两年一个周期。但在14nm转10nm接连推迟后，2016年Intel宣布放弃这一模式，改为三步战略：制程工艺（Process）→ 架构更新（Architecture）→ 优化（Optimization）。

后摩尔时代：顶层优化或更为重要

新的底层优化路径被提出，例如3D堆叠、量子计算、光子学、超导电路、石墨烯芯片等，技术目前仍处于起步阶段，但后续有望突破现有想象空间。

根据MIT在《Science》上发表的文章，后摩尔定律时代，算力提升将更大程度上来源于计算堆栈的「顶层」——软件、算法和硬件架构。通用指令集为了覆盖更多应用，往往需要支持上千条指令，导致流水线前端设计（取指、译码、分支预测等）变得十分复杂，对性能功耗产生负面影响。而领域专用指令集可大大减少指令数量，增大操作粒度，融合访存优化，实现数量级提高性能功耗比。

新兴场景出现，CPU从通用向专用发展

1972年，戈登·贝尔提出，每隔10年会出现新一类计算机（新编程平台、新网络连接、新用户接口、新使用方式且更廉价），形成新产业。1987年，原日立公司总工程师牧村次夫提出，半导体产品未来将沿着“标准化”与“定制化”交替发展的路线前进，大约每十年波动一次。

经历了桌面PC、互联网时代和移动互联网时代后，“万物智联”成为新风向标，AIoT正掀起世界信息产业革命第三次浪潮。AIoT最明显的特征是需求碎片化，现有的通用处理器设计方法难以有效应对定制化需求。

通用与性能，难以兼得

CPU是最通用的处理器引擎，指令最基础，灵活性最好。Coprocessor（协处理器）基于CPU的扩展指令集运行，如ARM的NEON、Intel的A VX、AMX扩展指令集和相应的协处理器。GPU本质上是很多小CPU核的并行，因此NP、Graphcore的IPU等都和GPU处于同一层次的处理器类型。

FPGA从架构上来说，可以用来实现定制的ASIC引擎，但因为硬件可编程的能力，可以切换到其他ASIC引擎，具有一定的弹性可编程能力。DSA是接近于ASIC的设计，但具有一定程度上的可编程，覆盖的领域和场景比ASIC大，但依然存在太多领域需要特定的DSA去覆盖。ASIC是完全不可编程的定制处理引擎，理论上拥有最复杂的“指令”以及最高的性能效率，但因为覆盖场景非常小，需要数量众多的ASIC处理引擎才能覆盖各类场景。

后摩尔定律时代：展望CPU未来发展之路

不可逆转的SoC集成：集成电路集成度不断提高，将完整计算机所有不同功能块一次直接集成于一颗芯片上的SoC，成为整个半导体行业的发展趋势，能显著降低系统成本和功耗，提高系统可靠性。M1并不是传统意义上的CPU，而是一颗SoC——8核心（4高性能+4高能效），每个高性能核心都提供出色的单线程任务处理性能，并在允许范围内将能耗降至最低。

异构能力大幅提升：M1还采用统一内存架构（UMA），CPU、GPU、神经引擎、缓存、DRAM内存全部通过Fabric高速总线连接在一起。所有模块都可访问相同数据，无需在多个内存池之间复制数据，带宽更高、延迟更低，大大提高了处理器性能和电源效率。最新一代M1 Ultra本质上是两个M1 Max的有效组合——通过UltraFusion架构，提供高达128G统一内存，GPU性能相较M1提高8倍。苹果M1处理器完成了一次从多芯片走向一体化的过程，这也是苹果打造完整PC生态链的必经之路，让我们看见了CPU未来发展的更多可能性。

后摩尔时代：异构与集成

海外芯片巨头积极布局异构计算：英特尔现已布局CPU、FPGA、IPU、GPU产品线，接连公布Alder Lake、Falcon Shores等新架构；英伟达接连发布多芯片模组（MCM）Grace系列，预计即将量产；AMD则于近日完成对赛灵思的收购，预计未来走向CPU+FPGA的异构整合。

晶圆厂和封装厂亦积极投入异构集成：异构计算需要先进的集成封装技术。得益于近十年来先进封装与芯片堆叠技术的发展（例如3D堆叠、SiP等），异构集成成为大幅可能。目前2.5D封装技术已较成熟（如台积电的CoWoS、三星的I-Cube），3D封装成为各大晶圆厂发力方向。英特尔已开始量产Foveros技术，三星已完成X-Cube的验证，台积电亦提出了SoiC整合方案。

CPU+XPU已广泛应用，但仍有优化空间。传统异构计算存在IO路径较长、输入输出资源损耗等固有问题，仍然无法完全兼顾极致性能与灵活性。

Chiplet联盟组建，探索超异构可能性。2022年3月3日，英特尔、AMD、Arm、高通、台积电、三星、日月光、Google云、Meta、微软等十大行业巨头联合成立了Chiplet标准联盟，正式推出通用Chiplet高速互联标准UCIe。

在UCIe框架下，互联接口标准统一。各类不同工艺、不同功能的Chiplet芯片，有望通过2D、2.5D、3D等各种封装方式整合在一起，多种形态的处理引擎共同组成超大规模的复杂芯片系统，高带宽、低延迟、经济节能。

边缘计算服务器：解决AIoT时代“算力荒”的必备产物

云计算无法满足海量、实时的处理需求。伴随人工智能、5G、物联网等技术的逐渐成熟，算力需求从数据中心不断延伸至边缘，以产生更快的网络服务响应，满足行业在实时业务、应用智能、安全与隐私保护等方面的基本需求。

市场规模爆发式增长。根据IDC数据，中国边缘计算服务器整体市场规模达到33.1亿美元，较2020年增长23.9%，预计2020-2025年CAGR将达到22.2%，高于全球的20.2%。

定制服务器快速增加。当前通用服务器和边缘定制服务器占比分别为87.1%和12.9%，随着边缘应用场景逐渐丰富，为适应复杂多样的部署环境和业务需求，对于具有特定外形尺寸、低能耗、更宽工作温度以及其他特定设计的边缘定制服务器的需求将快速增加。IDC预计边缘定制服务器将保持76.7%的复合增速，2025年渗透率将超过40%。

根据业务场景多样定制，集成化是趋势

区别于数据中心服务器，边缘服务器配置并不一味追求最高计算性能、最大存储、最大扩展卡数量等参数，而是在有限空间里尽量提供配置灵活性。当前边缘服务器多用于工业制造等领域，需根据具体环境（高压、低温、极端天气）选择主板、处理器等，下游需求呈现碎片化，未有统一标准。

伴随越来越多的计算、存储需求被下放至边缘端，当前趋势通常涉及更紧密的加速集成，以满足包括AI算力在内的多种需求。超大规模云提供商正在开始研究分类体系结构，为了减少熟悉的多租户方法不可避免的碎片化，其中计算、存储、网络和内存成为一组可组合的结构，机柜式架构（RSA）分别部署了CPU、GPU、硬件加速、RAM、存储和网络容量。

云服务器正在全球范围内取代传统服务器

云服务器的发展使中国成为全球服务器大国。随着移动终端、云计算等新一代信息技术的发展和应用，企业和政府正陆续将业务从传统数据中心向云数据中心迁移。虽然目前中国云计算领域市场相比美国相对落后，但近年来我国云计算发展速度显著高于全球云计算市场增长速度，预计未来仍将保持这一趋势。

面向不同需求，提供多样性算力。一般小型网站请求处理数据较少，多采用1、2核CPU；地方门户、小型行业网站，需要4核以上CPU；而电商平台、影视类网站等，则需要16核以上CPU。云服务器亦提供灵活的扩容、升级等服务，一般均支持异构类算力的加载。

CPU+ASIC：云服务器异构趋势明显

在传统计算机虚拟化架构中，业务层为虚拟机，管理层为宿主机，业务和管理共存于CPU运行，导致CPU大概只有七成资源能提供给用户。AWS创造性进行架构重构，将业务和管理分离到两个硬件实体中：业务运行在CPU，管理则运行在NITRO芯片中，既将虚拟化的损耗挪到定制的Nitro系统上，又提高了安全性。

Nitro架构不仅性能强大，而且特别灵活，可以基于一些常用的Hypervisor（如qemu-kvm、vmware）运行虚拟机，甚至可以直接裸跑操作系统，可节省30%CPU资源。

ARM或成重要挑战者：英伟达推出首款数据中心专属CPU GRACE

公有云巨头价格竞争激烈，国内一线城市能耗管控严格，ARM移动端的优势和低能耗特征是超大型数据中心解决节能和成本问题的重要方案之一；国内自主可控趋势背景下，若能搭建强有力的生态联盟，是未来可能碘伏原有格局的最有力挑战者。

英伟达宣布推出首款面向AI基础设施和高性能计算的数据中心专属CPU——NVIDIA Grace，由两个CPU芯片通过最新一代NVLink-C2C技术互联组成。Grace基于最新ARMv9架构，单个socket拥有144个CPU核心，利用纠错码（ECC）等机制提供当今领先服务器芯片两倍的内存带宽和能效，兼容性亦十分突出——可运行NVIDIA所有的软件堆栈和平台，包括NVIDIA RTX、HPC、Omniverse等。

从CPU到CPU+DPU

DPU，即数据处理单元（Data Processing Unit），主要作为CPU的卸载引擎，处理网络数据和IO数据，并提供带宽压缩、安全加密、网络功能虚拟化等功能，以释放CPU的算力到上层应用。

2013年，AWS研发的Nitro和阿里云研发的X-Dragon均可看作DPU前身；英伟达在2020年正式发布一款命名为“DPU”的产品，将其定义为CPU和GPU之后的第三颗主力芯片。DPU的出现是异构计算的另一个阶段性标志。DPU是CPU和GPU的良好补充——据英伟达预测，每台服务器可能没有GPU，但必须有DPU，用于数据中心的DPU的量将达到和数据中心服务器等量的级别。

从CPU到CPU+XPU

AI模型通过数千亿的参数进行训练，增强包含数万亿字节的深度推荐系统，其复杂性和规模正呈现爆炸式增长。这些庞大的模型正在挑战当今系统的极限，仅凭CPU的优化难以满足其性能需求。因此，AI服务器主要采用异构形式，表现形态多为机架式。在异构方式上，可以为CPU+GPU、CPU+FPGA、CPU+TPU、CPU+ASIC或CPU+多种加速卡。

现在市面上的AI服务器普遍采用CPU+GPU的形式，因为GPU与CPU不同，采用并行计算模式，擅长梳理密集型的数据运算，如图形渲染、机器学习等。继续扩展模型以实现高度准确性和实用性，需要能够快速访问大型内存池并使CPU和GPU紧密耦合。

从CPU到CPU+TPU

TPU，即张量处理单元（Tensor Processing Unit），是Google为加速深度学习所开发的专用集成电路（DSA），采用专用CISC指令集，自定义改良逻辑、线路、运算单元、内存系统架构、片上互联等，并针对Tensorflow等开源框架进行优化。

2015年起，谷歌发布TPUv1，应用于AlphaGo等特定内部项目；2018年发布TPUv3，开始向第三方出售，TPU开始逐渐走向商用。2021年谷歌发布TPUv4i，性能相较第三代TPU提升2.7倍；256块TPU仅用1.82分钟便完成NLP领域著名的“BERT”模型训练，而同样条件下，利用NVIDIA A100 GPU则需要3.36分钟。

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