英特尔联合力积电展示9层DRAM堆叠技术

芯片行业的技术演进，往往预示着下一代计算架构的变革方向。近期，一份来自国际半导体会议VLSI 2026的预发布摘要被披露，揭示了存储技术领域一项关键突破：晶圆代工大厂力积电（PSMC）正与英特尔及软银旗下SAIMEMORY合作，共同研发名为“Via-in-One TSV”的全新3D DRAM堆叠架构。该技术的核心目标直指当前高性能计算的瓶颈——在显著提升数据传输带宽的同时，大幅降低系统功耗。

Intel 与 SAIMEMORY 高带宽 3D 内存示意图

事实上，英特尔与SAIMEMORY在“Z-Angle Memory”技术上的合作已有布局，而力积电的加入，补全了从设计到制造的完整产业链能力。根据泄露的技术摘要，三方联合方案旨在破解高性能计算中长期存在的矛盾：AI训练、推理等负载需要极高的内存带宽，但传统方案往往伴随功耗与发热的急剧上升。“Via-in-One TSV”架构正是针对这一痛点设计。摘要数据显示，该架构在定制DRAM晶圆堆叠中，可实现约0.25 Tb/s/mm²的超高数据传输带宽，同时将数据传输功耗控制在0.35 W/mm²以下。若这些指标最终实现商业化，意味着单位芯片面积内能同时达成更高速度、更低能耗与更优散热。

实现这一突破的关键在于先进的集成工艺。技术摘要指出，团队采用“多晶圆后通孔”流程与“融合键合晶圆集成”技术相结合，成功将数据移动能耗降至0.7 pJ/bit以下，为高能效比内存方案奠定了基础。

在具体设计上，该架构展现了多项创新：每层堆叠采用仅约3 μm厚的超薄硅基底，有效降低了TSV（硅通孔）的电阻；同时引入尺寸约为10 × 85 μm²的“氧化物沟槽TSV”，以20 μm间距高密度排列，使每层可容纳约1.37万个TSV。这种高密度、低损耗的互连设计，极大提升了高速信号传输的完整性与稳定性。

为进一步增强互连可靠性，联合团队选用了“O型”接触设计，其接触电阻较传统“C型”方案降低约40%。技术验证已取得积极进展：完整的9层DRAM堆叠已完成功能验证，在0.95V至1.2V工作电压范围内运行稳定，并通过了严格的可靠性测试。

尽管目前这项技术仍处于实验室验证阶段，距离大规模量产尚需时间，但它清晰勾勒出未来高带宽内存（HBM）及先进存储技术的发展路径：通过三维堆叠技术与极致优化的互连工艺，同步突破带宽与功耗的限制。对于正持续面临“内存墙”挑战的算力产业而言，此类技术进展无疑具有重要的战略参考价值，也将为下一代AI硬件与数据中心基础设施提供关键支撑。