LPDDR6内存大战已正式打响

三星与SK海力士在ISSCC 2026上分别展示了各自的LPDDR6芯片——值得注意的是，LPDDR6标准在几个月前才刚刚获得JEDEC的正式批准。这背后隐藏着更深层的意义。随着机器学习负载在各类设备中日益密集，市场对高容量、高速内存的需求达到了前所未有的高度，而吞吐量瓶颈几乎无处不在。对于智能手机和笔记本电脑这类小型设备而言，内存子系统已成为制约设备运行最新、最强大端侧模型的首要因素之一。

两家公司在ISSCC 2026上的展示，其内涵远比表面所见更为丰富。三星和SK海力士虽然都拿出了可用的芯片，但在各自的设计理念与优化方向上做出了截然不同的选择。三星选择了一条更为稳健的速度与带宽路线，通过多种方式牺牲部分纯性能以换取功耗优化。

而SK海力士则直接利用其最新的1纳米工艺节点，向JESD209-6规范中规定的14.4 Gbps带宽上限发起冲击。将这两篇论文放在一起对比，为我们提供了首个详细且经过独立验证的LPDDR6在实际芯片上的性能表现——这不是纸上谈兵，而是真正跑起来了。

当前LPDDR家族简介

LPDDR5最初于2019年发布，峰值数据速率为每引脚6,400 Mb/s，大约是LPDDR4X的两倍。LPDDR5X在2024年跟进，峰值数据速率达到8,533 Mb/s。随后，SK海力士将数据速率推至9,600 Mb/s，推出了后来被称为LPDDR5T的产品。三星最终更进一步，在12nm工艺下验证了LPDDR5X在Dimensity 9400平台上的10,700 Mb/s速率。下面这张表，展示了从LPDDR4X到如今的LPDDR6，峰值数据速率与单芯片带宽的代际演进。

以上所有世代（LPDDR4X至LPDDR5X）均采用16位通道——也就是说，无论数据速率如何提升，内存与处理器之间的连接宽度始终未变。LPDDR6则将通道扩展为更宽的24位，这一步可能比单纯的速度提升更为关键，因为它意味着构建一个同时支持LP5和LP6模式的统一控制器将变得极具挑战性。

LPDDR6将其24位通道组织为每个芯片两个12位子通道，这会直接影响内存的实际运行方式。每个12位子通道独立处理自身的数据，使内存控制器在处理请求时拥有更大的灵活性，同时也允许更小的访问粒度——每个子通道32字节（LPDDR5为64字节）。对于生成大量较小且通常不规则内存请求（而非大型顺序请求）的AI工作负载而言，这意味着随机内存访问将更加高效，理论上可以减少因获取超过工作负载实际需求的数据而浪费的时间。

对于计划用于新款移动设备上的AI工作负载来说，LPDDR5X的带宽已经显得捉襟见肘。更高数据速率与更宽总线宽度的组合，直接解决了这一问题。设备级AI模型需要内存子系统能够快速且稳定地传输大量数据，而LPDDR5X的传输速率为8,533 Mb/s（16位），每个芯片的峰值带宽约17 GB/s。根据SK海力士在ISSCC 2026上的数据，LPDDR6在更宽的24位通道上，峰值传输速率可达14,400 Mb/s，每个芯片的带宽最高可至38.4 GB/s。这比LPDDR5X提升了约2.25倍，比LPDDR5提升了3倍以上。

在继续深入之前，我们有必要先熟悉一下JEDEC去年发布的JESD209-6规范中的具体内容。

最新的JEDEC JESD209-6规范定义了每引脚14,400 Mb/s的峰值数据速率，入门级起步速率为10,667 Mb/s。但实际情况远不止峰值数据速率这么简单。正如SK海力士所透露的，实际峰值带宽为每芯片38.4 GB/s，而非数据速率乘以总线宽度计算出的理论最大值43.2 GB/s。

除了带宽，与LPDDR5X不同，LPDDR6将片上纠错功能（ECC）从可选变为强制。这意味着纠错操作现在在数据到达处理器之前，就在内存阵列内部完成了。LPDDR6还引入了每行激活计数技术，用于防御Rowhammer漏洞——这是一种业界熟知的内存漏洞，重复访问同一行内存会导致相邻行的数据损坏。此外，新的动态效率模式在低带宽运行时会将接口限制在子通道上，显著提升能效，这对移动设备而言至关重要。

SK海力士基于1cnm工艺打造的16Gb LPDDR6

SK海力士在ISSCC展会上展示了其16Gb LPDDR6内存，采用1cnm工艺，这是其10nm级DRAM系列的最新成员。图15.7.7中的芯片显微照片汇总表直接证实了主要性能参数：单引脚传输速率高达14.4 Gbps，总带宽38.4 GB/s。这颗芯片采用了两条独立的电压轨：一条较高电压轨用于传输对速度要求极高的数据，另一条较低电压轨用于其他所有数据传输。这是SK海力士在不同工作条件下有效管理功耗的关键。

更具体地说，芯片本身工作在两种不同的电压水平下。高压轨VDD2C的工作电压为1.025V，低压轨VDD2D的工作电压为0.875V。VDD2C是关键部分，它需要更多功率才能实现每引脚14.4 Gbps的最大带宽，而VDD2D用来处理其他所有数据传输。

SK海力士声称，与LPDDR5相比，其产品能效提升了超过20%，单通道带宽更高。通过对内存芯片不同部分施加不同电压来提升能效，SK海力士还声称其带宽比LPDDR5提升了3倍。

上图更清晰地展示了双子通道设计的日常运行方式。SC0是主子通道，运行着所有有源逻辑，SC1与之镜像对称。但在节能模式下，整个辅助模块断电，SC0完全控制所有32个存储体。在这种特定状态下，单子通道以12.8Gbps的速率运行，待机电流降至正常模式的87.3%，运行电流降至正常模式的81.1%。实际上，器件绝大部分时间都处在这种状态，这意味着这些数值比峰值数值更为重要。

SK海力士在这份报告中重点关注的是如何管理速度范围两端的功耗——而不仅仅是峰值功耗。LPDDR6中的CA（命令和地址）总线负责告诉内存执行什么操作以及在何处执行，其工作频率在1.6 GHz到3.6 GHz之间，大约是LPDDR5的三倍（SK海力士指出），这给多级配置（即多个芯片共享CA引脚）带来了真正的挑战。

为了解决这个问题，SK海力士将工作频率范围划分为三个频段，每个频段配备独立的缓冲器，根据工作条件选择性地激活这些缓冲器。再加上快速的CS控制方案（该方案在低速运行时能更高效地控制CA信号路径），低频待机电流降低了42%，中频待机电流降低了19%。对于一款大部分时间处于空闲状态的设备来说，这才是真正节能的关键所在。

上图中的Shmoo图显示了SK海力士针对该数据速率设定的功耗和电压目标。对于不熟悉Shmoo图的人来说，它是一种可视化表示芯片在不同电压和时钟频率下性能合格与不合格情况的图表。这让我们能更清晰地了解芯片的实际工作范围，以及它是否已经达到性能极限。在VDD2C为1.025V时，SK海力士的器件能达到14.4 Gbps的合格标准，也就是JEDEC的上限。

将电压降至0.950V，带宽会回落至10.9 Gbps。这说明SK海力士的1cnm工艺需要额外的电压余量，才能在不降低性能的情况下以峰值速度可靠运行。没有这个余量，性能会急剧下降。这是SK海力士的第一代LPDDR6内存，对于新的工艺节点来说，这种情况并不罕见——但这与三星的做法截然不同，三星选择以牺牲带宽为代价来换取更高的能效。

当我们把这个电压与速度的关系和三星论文中展示的内容放在一起比较时，这种关系就更值得注意了——两家公司在优化方面做出了非常明确的区分，各自的Shmoo图也反映了这一点。

三星16Gb LPDDR6，速度达12.8 Gbps

三星在ISSCC 2026上发布了其最新产品，一款基于10nm级DRAM工艺制造的16Gb LPDDR6设备。图15.8.7中的汇总表和下表直接证实了关键规格。

三星公布的12.8 Gbps带宽，不像SK海力士那样追求14.4 Gbps的峰值。论文将12.8 Gbps描述为JEDEC规定的最低电压工作点，这说明三星最终选择将第一代产品的工程重点放在能效上。

上图所示的电源域划分是三星实现其效率目标的关键。三星并没有将所有电路都放在单一电压下运行，而是根据电路对速度的要求，分配到两个不同的电源轨上。速度要求高的电路连接到VDD2C，外围电路和非关键电路则连接到VDD2D，运行电压分别为1.0 V和0.875 V。

图中的柱状图清晰地显示了结果：读取功耗降至LPDDR5X的73%，写入功耗降至LPDDR5X的78%。DQ引脚是内存芯片上的物理连接，负责在内存和处理器之间传输数据。在高速度下，这些引脚状态快速切换，每次从0变为1或从1变为0都会消耗功耗。三星还将电源门控技术扩展到了高频DQ（数据I/O）引脚，声称这可以额外降低10%的待机功耗。

三星还实现了逐行激活计数（PRAC），这是三星针对Rowhammer漏洞的确定性解决方案。PRAC不是简单地依赖概率刷新机制，而是将计数器直接嵌入到内存阵列中，逐字行跟踪每一行的激活情况，在实际达到攻击阈值之前触发缓解措施。上图中的柱状图显示了结果：与LPDDR5X相比，采用PRAC的LPDDR6需要大约五倍的攻击次数才会触发缓解措施。对于一个正在向汽车和边缘AI领域扩展的标准来说，这种确定性保护的重要性远超以往在纯粹智能手机应用中的需求。

上图中三星的Shmoo图表突显了电压选择所暗示的信息：它主要针对能效而非原始带宽进行了优化。仔细看Shmoo图表，三星的LPDDR6在0.97V电压下就能达到12.8Gbps的带宽，说明芯片的性能并未达到极限。

SK海力士和三星方案对比

三星和SK海力士各自的LPDDR6设计方案，其能效没法直接比较。SK海力士宣称整体能效比LPDDR5提升了20%，而三星则表示读取性能比LPDDR5X提升了27%，写入性能提升了22%。两家公司使用的指标和基准不同，直接比较很困难。

下表数据直接取自两份主要报告。对于两家公司都没有明确提供的数据，我们没有从其他来源获取，而是留空。

两家公司都在LPDDR6标准获批后的短短七个月内就推出了可用的LPDDR6芯片。此外，据TrendForce报道，三星和SK海力士正与JEDEC合作开发LPDDR6-PIM标准，该标准预计将于2024年12月发布，届时计算能力将直接集成到内存中，而无需依赖主机处理器。

三星和SK海力士在ISSCC 2026上公布的内容，让我们得以首次真正了解各自的LPDDR6设计以及它们目前的研究重点：SK海力士致力于提升带宽，三星则专注于提高能效。SK海力士的Shmoo图表显示了其第一代1nm芯片的电压敏感性。随着工艺的成熟，这些性能指标有望改善。

在工艺节点成熟度方面，三星的16Gb芯片面积是44.5平方毫米，密度为0.360Gb/mm²。三星没有具体说明其LPDDR6芯片使用的是10纳米级DRAM工艺中的哪一代，可能是1a（第一代）、1b（第二代）或1c（第三代），其中1c相当于SK海力士的1cnm工艺。SemiAnalysis在其ISSCC 2026总结报告中指出，三星的LPDDR6芯片更可能采用1b节点工艺，而非最新一代。双子通道架构确实增加了芯片面积，这在一定程度上解释了其密度较低的原因，所以直接将其与单通道设计进行密度比较比较复杂。

每篇论文都值得通读全文，但我预计SK海力士和三星都会在各自的制造工艺上进一步提升速度。它们目前都是第一代LPDDR6芯片，第二代产品可能会截然不同。

知名分析师Ian Cutress对此评论说，在与厂商交流DDR6和LP6时，他们表示这两种标准之间的差异不会像DDR5和LP5变体那样大，这或许会导致DDR6和LP6在芯片设计上实现统一。虽然这对本来就使用LP6的设备影响不大，但意味着通常使用DDR的硬件，或许能根据市场需求轻松过渡到LP6。一位厂商直言，这实际上取决于DDR6和LPDDR6哪种标准率先上市，以及市场需求是否存在不平衡。

此外，随着对CPU（尤其是采用低功耗内存的Arm CPU）需求的增长，我们或许会看到x86厂商也大规模转向低功耗设计。在GPU方面，AMD已经展示了其下一代AI芯片的渲染图，该芯片采用了HBM4和LP5X两种内存架构，构成分层式内存结构，这无疑为市场增添了更多选择。英特尔新款Crescent Island AI推理PCIe卡，每个GPU最高可用480GB的LP5X内存。

就时间表而言，DDR6标准应该会在今年获得批准，首批消费级产品将于2027年面世，随后在2028/2029年实现量产。LP6的量产速度应该会略快一些。通常，内存标准的过渡阶段，我们会讨论从一个标准过渡到另一个标准的临界点，这通常是由价格因素驱动的。但在当前宏观经济环境下，一切都变得难以预料，每个内存厂商也只是在努力做到两点：(a) 尽可能多地盈利；(b) 提供比竞争对手在100%良率下性能/密度更高的现货产品。推动新标准发展的根本原因在于，计算需求需要更高的性能、密度和功耗。

Ian Cutress还透露，与内存厂商交流后得知，2026年和2027年的订单已经售罄，这并不意外，而且2028年的订单似乎也很快会售罄。这会对新一代技术产生怎样的影响——是助力还是阻碍，值得我们拭目以待。

SK海力士的论文